Cadence與Digital成功縮減Realtek瑞昱數(shù)字電視SoC面積

　　2014年2月12日，全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)宣布，瑞昱半導體(Realtek Semiconductor Corp.) 成功運用Cadence^® Encounter^® RTL Compiler的physical aware RTL合成縮減數(shù)字電視SoC面積，并具體實現(xiàn)在高度整合的多媒體SoC – Imagination PowerVR SGX544MP2的40nm設(shè)計上。

　　RTLCompiler獨特physical aware的全面映射技術(shù)實現(xiàn)資料路徑最佳化，能夠縮小Imagination設(shè)計的關(guān)鍵元件。瑞昱半導體駕馭先進合成技術(shù)，更妥善地結(jié)構(gòu)和映射邏輯到更小的網(wǎng)表(netlist)，并在量產(chǎn)運用EDI數(shù)字設(shè)計實現(xiàn)系統(tǒng)(Encounter Digital Implementation System)成功地收斂時序而獲得佳績。

　　瑞昱半導體發(fā)言人陳進興副總表示：“由于切換至RTL Compiler讓我們能夠?qū)崿F(xiàn)縮減GPU設(shè)計的占用面積，而達成更快速的流程。我們不斷努力提高我們產(chǎn)品的價值, 同時在給定的表現(xiàn)范圍內(nèi)達到任何面積或功耗的縮減, 能夠提供給我們的客戶具競爭價格下更高效率的產(chǎn)品, 就是脫穎而出的重要關(guān)鍵。”

　　同時，瑞昱半導體在這個復雜的40nm GPU上首次采用Cadence的EDI數(shù)字設(shè)計實現(xiàn)系統(tǒng)，用于模塊級(block-level)的收斂。通過運用EDI的層次化設(shè)計方法(hierarchical flow)實現(xiàn)速度更快的GPU，并提高了SoC設(shè)計投片(tapeout)的可預期性。