采用創(chuàng)新降耗技術(shù)應(yīng)對(duì)FPGA靜態(tài)和動(dòng)態(tài)功耗的挑戰(zhàn)
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傳統(tǒng)上，數(shù)字邏輯并不耗費(fèi)大量靜態(tài)功耗，但隨著工藝節(jié)點(diǎn)的不斷精微，這一情況在發(fā)生顯著變化。現(xiàn)在，隨著工藝尺度的不斷縮微，數(shù)字邏輯中的漏電流成為FPGA的主要挑戰(zhàn)。因在65nm工藝節(jié)點(diǎn)靜態(tài)功耗會(huì)顯著增加，所以，若不采取降耗措施，則功耗將成為一個(gè)關(guān)鍵問(wèn)題。因各種原因?qū)е碌穆╇娏鞯脑黾?，靜態(tài)功耗將會(huì)顯著增加(圖1)。
功耗由靜態(tài)功耗和動(dòng)態(tài)功耗組成。靜態(tài)功耗是FPGA在被編程目標(biāo)文件(.pof)編程時(shí)、但時(shí)鐘不工作的狀態(tài)下所需的功耗。數(shù)字和模擬邏輯都消耗靜態(tài)功耗。在模擬系統(tǒng)中，靜態(tài)功耗主要包括由其接口模擬電路的靜態(tài)電流決定的功耗(圖2和表)。
動(dòng)態(tài)功耗是當(dāng)器件工作時(shí)增加的功耗，它由切換信號(hào)及容性負(fù)載的充放電引起。影響動(dòng)態(tài)功耗的主要變量是電容充電、工作電壓和時(shí)鐘頻率(圖3)。
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