采用創(chuàng)新降耗技術(shù)應(yīng)對(duì)FPGA靜態(tài)和動(dòng)態(tài)功耗的挑戰(zhàn)

通過(guò)支持動(dòng)態(tài)片上終止，根據(jù)執(zhí)行的是讀還是寫(xiě)操作，FPGA設(shè)計(jì)師可將并接終止電阻置為“通”或“斷”(開(kāi)路)狀態(tài)。在寫(xiě)存儲(chǔ)器時(shí)，FPGA輸出驅(qū)動(dòng)器阻抗必須匹配傳輸線。但，連至VTT的并接電阻既耗電又減低了信號(hào)擺幅。為避免這種情況，可將該電阻關(guān)斷(圖8)。

在讀存儲(chǔ)器時(shí)，接通并接電阻以終止傳輸線以便減少惡化信號(hào)完整性及影響可靠讀取數(shù)據(jù)能力的反射。

當(dāng)總線無(wú)論執(zhí)行來(lái)自FPGA的寫(xiě)操作還是空閑時(shí)，都將顯著體現(xiàn)動(dòng)態(tài)片上終止的好處。首先，功耗得以極大降低——在一個(gè)72位的DDR2總線上，可降低1.6 W的靜態(tài)功耗。另外，當(dāng)寫(xiě)操作時(shí)，可獲得一個(gè)純粹的串接線終止。最后，它不再需要大量的板上終止電阻，從而降低了板成本和復(fù)雜性。

因DDR3工作在1.5 V(DDR2是1.8 V)，所以，DDR3比DDR2省電30%以上。例如，一個(gè)帶72腳、具有片上終止的200MHz或400Mbit/s存儲(chǔ)器僅一個(gè)接口的功耗就是3.9W。采用動(dòng)態(tài)片上終止(其中，在執(zhí)行寫(xiě)或空閑時(shí)，并行終止電阻關(guān)斷)可降耗1.6 W。若同時(shí)采用DDR3和動(dòng)態(tài)片上終止，功耗將降至1.6W，從而一共節(jié)省了2.3W。這些數(shù)據(jù)是僅就一個(gè)接口來(lái)說(shuō)的(也即，F(xiàn)PGA中的4個(gè)存儲(chǔ)器接口共將省電9.2W)。

向極小的65nm及更精微工藝節(jié)點(diǎn)的邁進(jìn)，能帶來(lái)摩爾定律所預(yù)期的密度和性能方面的好處。但，性能的提升導(dǎo)致功耗的巨大增加，從而帶來(lái)將耗費(fèi)不可承受功耗的風(fēng)險(xiǎn)。

若不采用降耗措施，靜態(tài)功耗將顯著增加。另外，若沒(méi)有專門(mén)的功耗優(yōu)化舉措，動(dòng)態(tài)功耗將隨著邏輯容量的增加和開(kāi)關(guān)頻率的升高而增加。

以能力非凡并具創(chuàng)新的架構(gòu)結(jié)合工藝技術(shù)和電路技巧方面的進(jìn)步可應(yīng)對(duì)這些功耗挑戰(zhàn)，它們?yōu)楫?dāng)今基于FPGA的日益復(fù)雜的設(shè)計(jì)提供了一個(gè)有效和可升級(jí)的方案。