嵌入式Flash Memory Cell技術(shù)

　　1 概述

　　隨著數(shù)碼時(shí)代的來臨，除了PC外，越來越多的數(shù)碼信息產(chǎn)品正在或即將進(jìn)入我們的家庭：移動(dòng)電話、掌上電腦、數(shù)碼相機(jī)、GPS等等，這些產(chǎn)品越來越多的使用各種移動(dòng)微存儲(chǔ)器。這些存儲(chǔ)器中很大部分是快閃存儲(chǔ)器(Flash Memory)。

　　Flash memory是從EPROM和EEPROM發(fā)展而來的非揮發(fā)性存儲(chǔ)集成電路，其主要特點(diǎn)是工作速度快、單元面積小、集成度高、可靠性好、可重復(fù)擦寫10萬次以上，數(shù)據(jù)可靠保持超過10年。國外從80年代開始發(fā)展，到2002年，F(xiàn)lash memory的年銷售額超過一百億美元，并增長迅速，預(yù)計(jì)到2006年，年銷售額可達(dá)126億美元／年。到目前，用于Flash memory生產(chǎn)的技術(shù)水平已達(dá)0．13μm，單片存儲(chǔ)量達(dá)幾千兆。

　　除大容量存儲(chǔ)器應(yīng)用外，F(xiàn)lash Memory也大量地替代EPROM、EEPROM嵌入到ASIC、CPU、DSP電路中，如TI公司的TMS320F240系列、TMS280系
列分別含有8K—128K Words的Flash Memory，又如Microchip公司，也推出了內(nèi)嵌Flash Memory的16F系列MCU產(chǎn)品。

　　Flash Memory電路芯片設(shè)計(jì)的核心是存儲(chǔ)單元(Cell)設(shè)計(jì)(包括結(jié)構(gòu)、讀寫擦方式)，外圍電路都是圍繞其設(shè)計(jì)。因此，我們首先要研究并確定電路中采用的Flash Memory Cell。Flash Memory從結(jié)構(gòu)上大體上可以分為AND、NAND、NOR和DINOR等幾種，現(xiàn)在市場(chǎng)上兩種主要的Flash Memory技術(shù)是NOR和NAND結(jié)構(gòu)。

　　本文分析了NOR和NAND結(jié)構(gòu)的快閃存儲(chǔ)器存儲(chǔ)單元結(jié)構(gòu)及其應(yīng)用特點(diǎn)，給出了一種適合嵌人的改進(jìn)型SSI存儲(chǔ)單元結(jié)構(gòu)，并對(duì)其的工作原理、性能、組成的存儲(chǔ)器存儲(chǔ)單元陣列、及可靠性設(shè)計(jì)進(jìn)行了詳細(xì)的分析。

　　2 存儲(chǔ)單元結(jié)構(gòu)

　　2．1 NOR存儲(chǔ)單元

　　快閃存儲(chǔ)器的擦寫技術(shù)來源于溝道熱電子發(fā)射(Channel Hot-Electron Injection)與隧道效應(yīng)(Fowlerordheim)。

　　NOR結(jié)構(gòu)的Flash memory主要用于存儲(chǔ)指令代碼及小容量數(shù)據(jù)的產(chǎn)品中，目前的單片最高容量為512M，NOR Flash memory產(chǎn)品的主要領(lǐng)導(dǎo)者為Intel公司、AMD公司、Fujitsu公司、ST Microelectronics和公司。

　　NOR結(jié)構(gòu)的Flash memory采用NOR SGC(Stacked Gate Cell)存儲(chǔ)單元，是從EPROM結(jié)構(gòu)直接發(fā)展而來，非常成熟的結(jié)構(gòu)，采用了簡(jiǎn)單的堆疊柵構(gòu)造。圖1是其結(jié)構(gòu)原理圖。浮柵的充電(寫)是通過傳統(tǒng)的溝道熱電子發(fā)射(CHEI)在漏端附近完成的；浮柵的放電(擦除)在源端通過隧道氧化層的隧道效應(yīng)來實(shí)現(xiàn)。

　　該結(jié)構(gòu)的特點(diǎn)是單元面積小，同EPROM的面積相當(dāng)，編程(寫)時(shí)間短，在10μs左右，源漏結(jié)可以分開優(yōu)化，漏結(jié)優(yōu)化溝道熱電子發(fā)射，源結(jié)優(yōu)化隧道效應(yīng)，采用了自對(duì)準(zhǔn)工藝。

　　隨著制造技術(shù)的進(jìn)步，存儲(chǔ)單元的特征尺寸越來越小，工作電壓降低，帶來的負(fù)面影響是熱電子發(fā)射效率降低，編程時(shí)較難工作于4V漏源電壓下。為提高熱電子發(fā)射效率，需要對(duì)源結(jié)、漏結(jié)、溝道摻雜分布進(jìn)行優(yōu)化1，整體工藝較復(fù)雜，編程電流也較大，大約400μA／bit(0．5μm)技術(shù)。工藝流程以0．25μm-0．35μm產(chǎn)品為例，采用DPDM制造的快閃存儲(chǔ)器需要23塊Mask版，進(jìn)行27次光刻。

　　2．2 隧道效應(yīng)存儲(chǔ)單元

　　隧道效應(yīng)存儲(chǔ)單元是目前快速發(fā)展的快閃存儲(chǔ)器生產(chǎn)技術(shù)，在快閃存儲(chǔ)器中一般組成NAND存儲(chǔ)陣列，單元面積小，其工藝較簡(jiǎn)單，容量大，成本低，適用于低價(jià)格、高容量、速度要求不高的Flash memory客戶用于數(shù)據(jù)存儲(chǔ)；在MP3、PAD、數(shù)碼相機(jī)、2．5G及3G無線系統(tǒng)中得到了廣泛的應(yīng)用。NAND快閃存儲(chǔ)器產(chǎn)品的生產(chǎn)工藝已達(dá)到0．13μm，單片電路的存儲(chǔ)容量超過1Gb。

　　圖2是隧道效應(yīng)存儲(chǔ)單元結(jié)構(gòu)原理圖，其編程、擦除通過隧道氧化層的隧道效應(yīng)來實(shí)現(xiàn)，類似EEPROM，其優(yōu)點(diǎn)是在編程時(shí)可以工作在2．5V的源漏電壓下，功耗低，非常適合非接觸式IC卡，同時(shí)NAND陣列的單元面積是NORSGC單元面積的二分之一，適合于大容量集成。

　　隧道效應(yīng)存儲(chǔ)單元擦寫工作電壓高，一般要求達(dá)到16V-20V，對(duì)器件、電路的設(shè)計(jì)要求高，編程(寫)時(shí)間較長，在50μs-100μs，不適合字節(jié)編程，適用于大容量頁編程，像EEPROM一樣，編程時(shí)，加在隧道氧化層上電場(chǎng)強(qiáng)度高，存在SILC(stress induced leakage currents)效應(yīng)，對(duì)工藝要求高。

　　2．3 源側(cè)熱電子發(fā)射(SSI)存儲(chǔ)單元

　　在九十年代初，報(bào)道了SSI(Source-Sidehotelectron Injection)存儲(chǔ)單元，結(jié)合了NORSGC單元的快速編程與隧道效應(yīng)存儲(chǔ)單元編程功耗低的特點(diǎn)，其原理為split-gate concept2，圖3是其編程原理。

　　SSI存儲(chǔ)單元浮柵的充電(寫)是通過溝道熱電子發(fā)射，在源端附近完成的；浮柵的放電(擦除)在漏端通過隧道氧化層的隧道效應(yīng)來實(shí)現(xiàn)。在編程(寫)過程中由于部分溝道由CG柵(1．5V)控制，改進(jìn)了NOR SGC單元的編程(寫)電流大、優(yōu)化了溝道熱電子發(fā)射效率，編程時(shí)的源漏電壓可低至3．3V。其存在的問題是必須在數(shù)據(jù)線譯碼中使用大量高壓開關(guān)，電路設(shè)計(jì)復(fù)雜，溝道熱電子發(fā)射沒有完全優(yōu)化、讀出電流小、工藝也比較復(fù)雜。

　　圖4是我們采用的、也是本文主要討論的改進(jìn)型SSI結(jié)構(gòu)的存儲(chǔ)單元結(jié)構(gòu)，在存儲(chǔ)單元中增加了編程?hào)艁硖岣逤HEI效率(效率的提高見圖5)。其優(yōu)點(diǎn)有工藝簡(jiǎn)單，只要在數(shù)字CMOS邏輯電路的基礎(chǔ)上增加三次光刻(高壓NWELL、高壓MOS管選擇氧化、Fowler-Nordheim N+埋層注人)就能完成整個(gè)電路工藝制造，易于嵌入到普通ASIC電路中；Flash Cell源漏電壓在3．3V就能完成編程工作，簡(jiǎn)化電路設(shè)計(jì)；編程速度快，0．5μm Flash Cell源漏電壓在5V的情況下，編程時(shí)間優(yōu)于500ns，在3．3V下小于10μs，非常適合嵌人式電路設(shè)計(jì)。

　　3 陣列結(jié)構(gòu)與工作原理

　　3.1 改進(jìn)型SSI結(jié)構(gòu)存儲(chǔ)單元的工作原理

　　為實(shí)現(xiàn)電路存儲(chǔ)單元的讀寫擦工作，需要設(shè)置不同工作電壓，其工作電壓及工作原理見圖6。

　　單元的編程：在單元的漏源加5V電壓，在編程?hào)派霞?2V電壓耦合到浮柵上，控制柵上電壓為1．5V，電子從源端出發(fā)，在CG控制的溝道中加速，產(chǎn)生熱電子，在浮柵下發(fā)射到浮柵上，完成電路的編程，約200個(gè)溝道電子可產(chǎn)生一個(gè)熱電子。編程后的單元的閾值電壓為2V。

　　單元的擦除：在單元的漏源加5V電壓，控制柵與編程?hào)派霞?7V電壓耦合到浮柵上，在浮柵與漏端間的隧道氧化層達(dá)到一定的電場(chǎng)強(qiáng)度，產(chǎn)生隧道電流，浮柵失去電子完成單元的擦除，擦除時(shí)間約0．1s-1．Os，擦除后的單元的閾值電壓為-2V。

　　數(shù)據(jù)的讀出：在單元的漏源加2V電壓，編程?hào)烹妷簽镺V，控制柵電壓為2V，由于控制柵與浮柵的耦合率(＜10％)大大低于編程?hào)排c浮柵的偶合率，因此依據(jù)浮柵中電荷的信息經(jīng)小信號(hào)放大器讀出存儲(chǔ)的數(shù)據(jù)，我們?cè)O(shè)計(jì)的0．5μm的Cell“1”電平時(shí)讀出電流可達(dá)70μA。

　　3．2 存儲(chǔ)單元的陣列結(jié)構(gòu)

　　我們?cè)陔娐返脑O(shè)計(jì)中采用了VGA(Vietual Ground Array)陣列結(jié)構(gòu)來縮小版圖面積，見圖7，圖8與圖9分別為W0／W1存儲(chǔ)單元的讀寫擦方式。

　　4 工藝特點(diǎn)

　　開發(fā)該存儲(chǔ)單元主要目的是用于嵌入到其它ASIC電路中去，因此要求工藝較為簡(jiǎn)單，與普通0．5μm CMOS標(biāo)準(zhǔn)工藝兼容性好。我們開發(fā)的工藝包括HVNMOS、HVPMOS器件內(nèi)整體工藝只比普通CMOS電路多三次光刻，分別是高壓NWELL、高壓MOS管選擇氧化與Fowler-Nordheim N+埋層注入，工藝實(shí)現(xiàn)、開發(fā)難度低，電路易于集成、嵌入。表2為主要工藝流程，其中黑體部分為在普通CMOS工藝基礎(chǔ)上增加的工藝。

　　表2 嵌入Flash電路的工藝流程

p^-／p⁺外延片→預(yù)氧、長Si₃N₄→光刻、腐蝕、注入、形成HVNWELL→光刻、腐蝕、注入形成NWELL→去Si₃N₄、注入形成PWELL→制作有源區(qū)→N管場(chǎng)區(qū)光刻、注入→場(chǎng)氧→Vt調(diào)整→高壓管柵氧→隧道區(qū)選擇光刻→隧道氧化→生長多晶I→多晶I電阻注入→光刻、注人多晶I低阻區(qū)→多晶Ⅱ光刻、腐蝕→擦除潔、HVNMOS DDD光刻、注入→邏輯電路CMOS柵氧→生長多晶Ⅱ→多晶Ⅱ→光刻、腐蝕→P-LDD光刻、注入→N-LDD光刻、注入→P—SD光刻、注入→N-SD光刻、注入→SILICIDE選擇光刻、腐蝕→介質(zhì)生長、平坦化→接觸孔光刻、腐蝕→鋁I布線→介質(zhì)生長、平坦化→通孔光刻、腐蝕→鋁Ⅱ布線→介質(zhì)生長、平坦化→壓焊孔光刻、腐蝕

　　5 干擾與可靠性

　　5．1 存儲(chǔ)單元與電路設(shè)計(jì)的可靠性問題

　　存儲(chǔ)單元的閾值電壓是擦寫及讀出過程的函數(shù)，因此要優(yōu)化擦寫過程的工作條件，提高工藝質(zhì)量，特別是隧道氧化層、雙多晶內(nèi)氧化層在高場(chǎng)強(qiáng)下的質(zhì)量與壽命，降低氧化層中陷阱(trap)的產(chǎn)生。圖10是0．5μm單元在擦寫循環(huán)后的閾值電壓的變化。

　　5．2 超擦(Overerase)

　　超擦NORSGC存儲(chǔ)單元存在的主要問題，由于NOR陣列中的存儲(chǔ)單元沒有選擇管，在字線上所有的存儲(chǔ)單元漏端連在一起，如果在擦除后，某些單元的閾值電壓特別低，在讀出過程中，在非選擇柵壓下(通常為0V)，幾個(gè)單元有漏電，則字線上讀不出正確的數(shù)據(jù)(見圖11)，特別是多次擦寫循環(huán)后，增加了閾值電壓的不確定性，因此需要在電路中設(shè)計(jì)驗(yàn)證電路。改進(jìn)型SSI存儲(chǔ)單元由于存在選擇管，未選中的單元選擇管關(guān)閉，因此基本上不受超擦漏電的影響。

　　5．3 軟寫(Soft-Write)

　　在電路正常工作時(shí)，讀在浮柵上存儲(chǔ)有正電荷(“1”電平)的單元，由于有溝道電流，以及在浮柵上有正電壓存在，因此有少量的熱電子發(fā)射，產(chǎn)生軟寫效應(yīng)，長時(shí)間會(huì)使工作存儲(chǔ)的信息丟失，為保證電路存儲(chǔ)的信息保存時(shí)間超過十年，要對(duì)單元正常工作電壓進(jìn)行優(yōu)化，改進(jìn)型SSI存儲(chǔ)單元的軟寫結(jié)果見圖12，在電路設(shè)計(jì)中選擇了2V漏源工作電壓，可保證數(shù)據(jù)保存超過十年。

　　5．4 擦除干擾(Erase Disturb)

　　當(dāng)電路中存在Sector擦除，并且不同Sector的單元漏端連接到同一條數(shù)據(jù)線(Bit Line)上時(shí)，要考慮到對(duì)選定的Sector擦除時(shí)，對(duì)非選擇Sector的擦除干擾。

　　擦除干擾有二種形式：一是對(duì)選定的Sector擦除時(shí)，由于不同Sector的單元漏端連接到同一條數(shù)據(jù)線，非選擇Sector的單元漏源上加有5V電壓，如果單元存在漏電，就會(huì)有不希望的熱電子發(fā)射；其二在已擦除的單元的浮柵上存在負(fù)電壓，而非選擇Sector的單元漏端上加有5V電壓，因此在隧道氧化層有一定的電場(chǎng)強(qiáng)度，可能引起寄生隧道效應(yīng)。

　　我們?cè)O(shè)計(jì)的0．51xm的Cell擦除時(shí)間為lsec，擦寫次數(shù)100000次，要考慮的干擾時(shí)間為：

Erase Disturb Time=1×100000次=100000秒

　　解決的方法有：不同的Sector分開設(shè)計(jì)，不要把單元漏端連接到同一條數(shù)據(jù)線上；在連接到同一條數(shù)據(jù)線上的情況下，要合理設(shè)計(jì)單元，改進(jìn)工藝，防止單元漏電，在擦除時(shí)將全部的源接5V電平。

　　5．5 編程干擾(Program Disturb)

　　由于在同一控制柵或編程?hào)畔聠卧目刂茤呕蚓幊號(hào)攀沁B接在一起的，因此在字節(jié)編程時(shí)，會(huì)對(duì)非選擇的字節(jié)產(chǎn)生編程干擾。在編程時(shí)，改進(jìn)型SSI結(jié)構(gòu)的存儲(chǔ)單元的高壓加在編程?hào)?，編程干擾主要考慮寄生隧道效應(yīng)，通過合理設(shè)計(jì)存儲(chǔ)單元與電路來解決。

　　我們?cè)O(shè)計(jì)的0．5μm的Cell編程時(shí)間為300ns，假如同一編程?hào)畔碌淖止?jié)為X，要考慮的干擾時(shí)間為:

　　Write Disturb Time：250ns×X

　　6 結(jié)束語

　　我們研究開發(fā)了一個(gè)0．5μm的改進(jìn)型SSI結(jié)構(gòu)的存儲(chǔ)單元，對(duì)其性能與可靠性進(jìn)行了研究，并用該技術(shù)設(shè)計(jì)了64k Flash Memory IP核,達(dá)到了滿意的結(jié)果。