IC設(shè)計(jì)困難重重 EDA廠商鼎力相助

IC設(shè)計(jì)產(chǎn)業(yè)發(fā)展迅速，但同時(shí)也遇到了越來越多的挑戰(zhàn)。特別是產(chǎn)品上市時(shí)間的壓力，迫使工程師必須考慮選擇更高效的EDA工具，以從煩瑣的工作當(dāng)中解脫出來，并盡量使產(chǎn)品實(shí)現(xiàn)一次性成功。對(duì)此，在綜合、優(yōu)化、驗(yàn)證、仿真和布局布線等方面各具優(yōu)勢(shì)的EDA廠商紛紛推出新技術(shù)和產(chǎn)品，以幫助設(shè)計(jì)工程師解決難題。

構(gòu)建完整的綜合系統(tǒng)
作為近兩年發(fā)展迅速的EDA公司，Magma憑借其設(shè)計(jì)工具整合的環(huán)境、創(chuàng)新的架構(gòu)和方法優(yōu)勢(shì)，越來越受到IC設(shè)計(jì)廠商的歡迎。傳統(tǒng)的EDA工具流程前端和后端的迭代次數(shù)難以預(yù)測(cè)，這樣就延長(zhǎng)了設(shè)計(jì)周期。Magma的Blast Create則可實(shí)現(xiàn)完整的原型建立，從而更早地預(yù)見芯片性能，縮短設(shè)計(jì)周期。據(jù)Magma工程師介紹，Blast Create是Magma從RTL到GDSⅡ解決方案的關(guān)鍵部分，它使得設(shè)計(jì)師能對(duì)RTL級(jí)代碼進(jìn)行綜合、觀察、評(píng)估，改善其代碼質(zhì)量、設(shè)計(jì)約束和設(shè)計(jì)可測(cè)性，并且通過SVP技術(shù)建立精確的設(shè)計(jì)原型進(jìn)行布局規(guī)劃，可很好地完成前端設(shè)計(jì)和后端設(shè)計(jì)的連接。
Cadence公司一直大力倡導(dǎo)IC產(chǎn)業(yè)鏈上各公司間的開放式合作，以共同解決在產(chǎn)品設(shè)計(jì)和制造過程中遇到的軟/硬件協(xié)同開發(fā)、多重?cái)?shù)據(jù)庫(kù)的巨大成本、IP質(zhì)量、信號(hào)完整性以及低功耗等難題。在前不久舉辦的第三屆Cadence亞太技術(shù)巡展（ACTS 2004）上，Cadence全面介紹了為解決以上問題所推出的最新方案。其中，為實(shí)現(xiàn)及時(shí)、硅精確的全定制設(shè)計(jì)，Cadence提供了Virtuoso定制設(shè)計(jì)平臺(tái)，它是一個(gè)面向快速和硅精確設(shè)計(jì)的綜合系統(tǒng)。它包括多模式模擬、加速的版圖設(shè)計(jì)、高級(jí)硅分析以及一個(gè)全芯片集成環(huán)境，把自頂向下設(shè)計(jì)的速度與自底向上設(shè)計(jì)的硅精確性完美地結(jié)合在一起，可運(yùn)用于模擬、射頻、混合信號(hào)及全定制數(shù)字設(shè)計(jì)等領(lǐng)域。

驗(yàn)證——芯片研發(fā)的關(guān)鍵
在提升芯片設(shè)計(jì)能力的同時(shí)，對(duì)芯片功能驗(yàn)證的要求也相應(yīng)提高。據(jù)統(tǒng)計(jì)，在芯片項(xiàng)目研發(fā)中，60%~70%的時(shí)間花在功能驗(yàn)證上。所以獲取全新、高效的驗(yàn)證方法和建立完善的驗(yàn)證環(huán)境已變得越來越重要。在此方面，Verisity公司提出了完整的驗(yàn)證解決方案——VPA（驗(yàn)證過程自動(dòng)化）。此方案可以使設(shè)計(jì)者的設(shè)計(jì)驗(yàn)證從模塊級(jí)、芯片級(jí)到系統(tǒng)級(jí)的過程完全自動(dòng)化。包括驗(yàn)證計(jì)劃的制定、系統(tǒng)模型的TLM開發(fā)、RTL模塊級(jí)和系統(tǒng)級(jí)的驗(yàn)證以及整個(gè)驗(yàn)證過程的管理。
在進(jìn)行模塊級(jí)驗(yàn)證時(shí)，以往都是采用手動(dòng)方式進(jìn)行，而手動(dòng)驗(yàn)證只適用于簡(jiǎn)單、小規(guī)模的設(shè)計(jì)，而且只能檢測(cè)到事先假想情況下的缺陷，而一旦設(shè)計(jì)規(guī)模較大，很多缺陷往往無法被發(fā)現(xiàn)，使得驗(yàn)證效率降低。如果采用自動(dòng)驗(yàn)證方式，情況就不同了，它可以很好地解決復(fù)雜設(shè)計(jì)當(dāng)中由于狀態(tài)空間過大而引起的缺陷檢測(cè)丟失問題。Verisity提出的CDV（Coverage-Driven Verification）思想即是這樣一種模塊級(jí)驗(yàn)證方法。CDV可縮短驗(yàn)證時(shí)間，由工具自動(dòng)完成驗(yàn)證點(diǎn)和向量的確定工作，從而使驗(yàn)證人員從繁雜的任務(wù)當(dāng)中解脫出來，明顯提高了驗(yàn)證效率。
模塊級(jí)驗(yàn)證完成之后要進(jìn)行芯片級(jí)和系統(tǒng)級(jí)驗(yàn)證。這是一個(gè)相當(dāng)復(fù)雜的過程，所以實(shí)現(xiàn)軟硬件協(xié)同處理非常必要，而且要盡可能重用模塊級(jí)驗(yàn)證已使用過的驗(yàn)證環(huán)境。據(jù)Verisity工程師介紹，通過eVC（e Verification Component）和eRM（e Reuse Methodology）即可搭建有效的可重用驗(yàn)證環(huán)境。作為驗(yàn)證環(huán)境中的IP，eVC不僅可以重復(fù)使用，而且是可配置的，具有即插即用功能。Verisity目前可提供PCI-Express、AXI、AHB和USB等接口eVC，以及UART和CPU等I/O模塊eVC。eRM方法學(xué)則可確保eVC具有互操作性、可擴(kuò)展性和可重用性。目前，包括華為和中興在內(nèi)的多家國(guó)內(nèi)外廠商都已采用了Verisity的驗(yàn)證方案，取得了良好的效果。
一個(gè)系統(tǒng)可能涉及電子、電力電子、機(jī)械、液壓和控制等各種不同的技術(shù)領(lǐng)域。如何認(rèn)識(shí)各領(lǐng)域之間的相互作用，在設(shè)計(jì)初期就盡早發(fā)現(xiàn)問題，并得到一個(gè)符合生產(chǎn)實(shí)際、符合質(zhì)量管理的設(shè)計(jì)就成為系統(tǒng)設(shè)計(jì)人員面臨的最大難題。Synopsys的Saber軟件則可解決上述問題。功能強(qiáng)大的原理圖輸入、仿真分析、波形顯示分析、模型庫(kù)、建模語言、建模功能再加上先進(jìn)的布局布線設(shè)計(jì)使Saber可應(yīng)用于各種設(shè)計(jì)中。Saber的架構(gòu)和獨(dú)特的模型交換能力提供了功能強(qiáng)大、穩(wěn)健的仿真工具，能夠處理所有的仿真需求。無論在進(jìn)行混合信號(hào)、混合技術(shù)、自上而下或自下而上的設(shè)計(jì)還是驗(yàn)證方面，Saber都是比較理想的選擇。
在SoC的設(shè)計(jì)中，不僅有硬件邏輯本身的驗(yàn)證要求，還包括系統(tǒng)接口和應(yīng)用軟件的驗(yàn)證。目前，使用FPGA搭建的原型系統(tǒng)(Prototyping System)是一種比較理想的解決辦法。原型系統(tǒng)中大量使用的是FPGA，Synplicity公司在FPGA設(shè)計(jì)領(lǐng)域擁有一定優(yōu)勢(shì)。Certify是Synplicity專門用于進(jìn)行ASIC的FPGA驗(yàn)證的開發(fā)工具。由于把BEST綜合算法及原型驗(yàn)證的先進(jìn)性，如快速分割技術(shù)和最終的FPGA結(jié)構(gòu)結(jié)合起來，Certify可以確保得到最佳的RTL原型驗(yàn)證的性能。這也是業(yè)界少有的一個(gè)能夠同時(shí)做多個(gè)FPGA之間時(shí)延分析和綜合的ASIC原型驗(yàn)證工具。和傳統(tǒng)的ASIC開發(fā)流程相比，使用Certify可以使驗(yàn)證更容易，縮短驗(yàn)證的時(shí)間，提高驗(yàn)證的性能，使產(chǎn)品更快的推向市場(chǎng)（見圖1）。
為了將系統(tǒng)驗(yàn)證工作的時(shí)間和成本降低，Synplicity提出了原型驗(yàn)證軟件+原型驗(yàn)證板這樣一種特別的組合來發(fā)揮原型系統(tǒng)的最大作用。原型系統(tǒng)板廠商HARDI Electronics的高性能HAPS原型板可與Synplicity的Certify原型驗(yàn)證工具協(xié)同工作，更好地完成系統(tǒng)驗(yàn)證工作。

結(jié)構(gòu)化ASIC前途看好
據(jù)預(yù)測(cè)，采用深亞微米工藝加工的新一代IC產(chǎn)品的工程費(fèi)用將上漲60%，制造成本上漲40%，而NRE/掩膜成本上漲幅度將達(dá)到100%。傳統(tǒng)的ASIC和FPGA在成本或性能方面各具優(yōu)勢(shì)，但面對(duì)更高性能及低成本要求的新一代芯片來說，這兩種方案還是難以完全滿足要求，由此，結(jié)構(gòu)化（Structured）ASIC應(yīng)運(yùn)而生。結(jié)構(gòu)化ASIC在縮短產(chǎn)品上市時(shí)間和降低成本方面都要優(yōu)于傳統(tǒng)的ASIC和FPGA，它像存儲(chǔ)器和微控制器一樣，融入了硬核編碼功能，采用了定制化的金屬層子集，通過其靈活性和較低的NRE，結(jié)構(gòu)化ASIC可以為標(biāo)準(zhǔn)單元的ASIC提供更多的特征性能。
Magma的Blast SA即是一個(gè)完整的由RTL到結(jié)構(gòu)化ASIC流程的解決方案。其中，由RTL到Placed由Blast Create SA實(shí)現(xiàn)，而從映射排列表到GDS則由Blast Fusion SA提供。據(jù)Magma工程師介紹，Blast SA具有統(tǒng)一的執(zhí)行流和標(biāo)準(zhǔn)ASIC設(shè)計(jì)流，它可實(shí)現(xiàn)類FPGA的映射和經(jīng)檢驗(yàn)的ASIC的布局和布線。同時(shí)，Blast SA還提供了到標(biāo)準(zhǔn)單元的簡(jiǎn)單可行的移植路徑和更好的QoR（Quality of Results）。
目前，有多家廠商正在開展結(jié)構(gòu)化ASIC的研發(fā)工作，如Virage Logic、FARADAY、eASIC和FLEXTRONICS等，Magma已開始與這些公司合作，為它們提供結(jié)構(gòu)化ASIC的設(shè)計(jì)工具。FARADAY副總裁Hsin Wang談到：“我們非常高興將Magma的設(shè)計(jì)工具融入FARADAY的MPCA設(shè)計(jì)方案當(dāng)中，它使我們產(chǎn)品的性能和運(yùn)行時(shí)間得到了極大的改善?！薄?br/>