嵌入式邏輯分析儀在FPGA時(shí)序匹配設(shè)計(jì)中的應(yīng)用(07-100)

　　使用Signal Tap II時(shí)應(yīng)注意：

　　·用Signal Tap II 采集數(shù)據(jù)時(shí)，應(yīng)符合采樣定律，即采樣頻率必須是信號(hào)最大頻率的兩倍或更高，否則采集到的波形會(huì)失真或者是一條全低的直線。

　　·采樣深度決定了每個(gè)信號(hào)可存儲(chǔ)的采樣數(shù)目，信號(hào)的數(shù)量和采樣深度的乘積不能超過(guò)所選FPGA芯片內(nèi)部RAM的大小，添加待觀察信號(hào)、設(shè)置了采樣深度后，可以根據(jù)Signal Tap II的Instance Manager 窗口觀察內(nèi)部存儲(chǔ)資源的使用情況。如果觀察的信號(hào)數(shù)量多，采樣深度設(shè)置受到限制，此時(shí)靈活設(shè)置觸發(fā)條件相當(dāng)必要。圖4和圖7采集的波形都是以設(shè)置RGBdin[23..16]為00h為觸發(fā)條件，如圖4，7中的虛線所示。

　　·Signal Tap II必須工作在JTAG方式，調(diào)試完成后應(yīng)將Signal Tap II文件移除，以免浪費(fèi)FPGA資源。

　　結(jié)語(yǔ)

　　時(shí)序匹配是FPGA電路設(shè)計(jì)中的一個(gè)重要問(wèn)題，介紹了一種應(yīng)用嵌入式邏輯分析儀Signal Tap II捕獲FPGA內(nèi)部信號(hào)波形的方法，通過(guò)比較分析采集的數(shù)據(jù)，可得出精確的延時(shí)信息，指導(dǎo)FPGA時(shí)序匹配的設(shè)計(jì)。

　　以LED全彩大屏同步顯示控制系統(tǒng)中顯示驅(qū)動(dòng)控制部分的位面分離模塊為例，在嵌入式邏輯分析儀Signal Tap II的時(shí)序測(cè)試結(jié)果的指導(dǎo)下，設(shè)計(jì)一個(gè)由34個(gè)D觸發(fā)器構(gòu)成的時(shí)序匹配模塊，經(jīng)實(shí)際電路的波形測(cè)試證明，信號(hào)時(shí)序匹配良好。