現(xiàn)場可編程門陣列(fpga) 文章 進(jìn)入現(xiàn)場可編程門陣列(fpga)技術(shù)社區(qū)
低功耗FPGA設(shè)計技術(shù)
- 一、前言 隨著系統(tǒng)功率預(yù)算的不斷緊縮，迫切需要新型低功率元器件。對通信基礎(chǔ)設(shè)施而言，電路板冷卻、機(jī)箱體積小型化以及系統(tǒng)可靠性在系統(tǒng)設(shè)計中都起著重要的作用。對e-應(yīng)用，電池壽命、熱耗散和小體積尺寸是主要的設(shè)計難點(diǎn)。選用智能器件，輔以正確的設(shè)計技巧增加了符合功率預(yù)算的可能性。盡管可編程邏輯器件（PLD）有很好的性能，然而卻以犧牲功耗為代價。Actel公司的抗熔斷型FPGA提供低功耗且高性能應(yīng)用的理想解決方案。本文涵蓋Actel eX系列以及SX/SX-A系列器件，詳細(xì)描述了器件的結(jié)構(gòu)特點(diǎn)與設(shè)計技巧。
- 關(guān)鍵字： FPGA 低功耗
FPGA與CPLD的區(qū)別
- 管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點(diǎn),但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點(diǎn):①ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰ ＧＡ更適合于完成時序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。②ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程,ＦＰＧＡ主要通過
- 關(guān)鍵字： CPLD FPGA
一種眼科B型超聲診斷議
- 摘要：介紹一種以Winbond公司的W78E58單片機(jī)為控制核心，并采用FPGA和大容量FIFO等器件構(gòu)成的眼科B型超聲診斷儀。闡述了眼科超聲診斷儀的基本原理，使用FIFO作為數(shù)據(jù)共享RAM實(shí)現(xiàn)采樣和顯示相對獨(dú)立的模塊化設(shè)計方案以及FPGA在該設(shè)計中的具體應(yīng)用。 20世紀(jì)50年代初超聲探測開始應(yīng)用于醫(yī)學(xué)領(lǐng)域至今，超聲診斷技術(shù)已有了長足的進(jìn)展。超聲診斷儀更是形式多樣，型號繁多。 超聲診斷儀通常按三種方法分類，它們是：①按圖像信息的獲取方法分類，由此可分為反射法超 聲診斷儀、多普勒法超聲診斷儀和透射法超
- 關(guān)鍵字： FPGA 醫(yī)療電子專題
Nios II系統(tǒng)在數(shù)字式心電診監(jiān)測設(shè)備中的應(yīng)用
- （1、武漢科技學(xué)院 河北 武漢 430073；2、華中科技大學(xué) 同濟(jì)醫(yī)學(xué)院河北 武漢 430000） 1 引言心電檢測儀是醫(yī)學(xué)界運(yùn)用廣泛的一種心電監(jiān)測設(shè)備，他主要由12導(dǎo)聯(lián)心電傳感器和心電信號處理設(shè)備兩部分組成，目前運(yùn)用廣泛的數(shù)字式心電檢測儀大都是由DSP處理器外加一個單片機(jī)（MCU），通過編寫復(fù)雜的并行通訊協(xié)議來完成的，這種結(jié)構(gòu)雖然有較高的精度，但硬件設(shè)計復(fù)雜，軟件編寫煩瑣，相應(yīng)的開發(fā)周期長，研制成本高。本設(shè)計采用Altera公司先進(jìn)的SOPC（可編程片上系統(tǒng)）解決方案--以32位Nios I
- 關(guān)鍵字： FPGA II Nios 醫(yī)療電子專題
基于FPGA的數(shù)字式心率計
- 心率計是常用的醫(yī)學(xué)檢查設(shè)備，實(shí)時準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個參數(shù)在測量時都是必要的。 測量心率有模擬和數(shù)字兩種方法。模擬方法是在給定的時間間隔內(nèi)計算R波（或脈搏波）的脈沖個數(shù)，然后將脈沖計數(shù)乘以一個適當(dāng)?shù)某?shù)測量心率的。這種方法的缺點(diǎn)是測量誤差較大、元件參數(shù)調(diào)試?yán)щy、可靠性差。數(shù)字方法是先測量相鄰R波之間的時間，
- 關(guān)鍵字： FPGA 醫(yī)療電子專題 醫(yī)療保健類
用單片機(jī)實(shí)現(xiàn)SRAM工藝FPGA的加密應(yīng)用
- 在現(xiàn)代電子系統(tǒng)設(shè)計中，由于可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應(yīng)用。由于大規(guī)模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對FPGA器件進(jìn)行重配置，這就使得可以通過監(jiān)視配置的位數(shù)據(jù)流，進(jìn)行克隆設(shè)計。因此，在關(guān)鍵、核心設(shè)備中，必須采用加密技術(shù)保護(hù)設(shè)計者的知識產(chǎn)權(quán)。 1 基于SRAM工藝FPGA的保密性問題 通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計算機(jī)通過下載電纜配置、用專用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲器
- 關(guān)鍵字： FPGA SRAM 單片機(jī) 加密 嵌入式系統(tǒng) 存儲器
賽靈思VIRTEX-5 成為全球首個通過所有v1.1標(biāo)準(zhǔn)測試的FPGA
- 通過PCI EXPRESS兼容性測試 - 賽靈思VIRTEX-5 成為全球首個通過所有v1.1標(biāo)準(zhǔn)測試的FPGA 經(jīng)驗證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點(diǎn)模塊和串行收發(fā)器的65nm FPGA 靈思公司( Xilinx, Inc. (NASDAQ: XLNX))宣布其Virtex™-5&nbs
- 關(guān)鍵字： FPGA v1.1標(biāo)準(zhǔn)測試 單片機(jī) 嵌入式系統(tǒng) 賽靈思VIRTEX-5
賽靈思最新版ISE大幅縮短FPGA設(shè)計周期
- 賽靈思公司（Xilinx, Inc.）推出業(yè)界應(yīng)用最廣泛的集成軟件環(huán)境（ISE）設(shè)計套件的最新版本ISE 9.1i。新版本專門為滿足業(yè)界當(dāng)前面臨的主要設(shè)計挑戰(zhàn)而優(yōu)化，這些挑戰(zhàn)包括時序收斂、設(shè)計人員生產(chǎn)力和設(shè)計功耗。除了運(yùn)行速度提高2.5倍以外，ISE 9.1i還新采用了SmartCompile 技術(shù)，因而可在確保設(shè)計中未變更部分實(shí)施結(jié)果的同時，將硬件實(shí)現(xiàn)的速度再提高多達(dá)6倍。同時，ISE 9.1i 還優(yōu)化了其最新65nm Virtex-
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以太網(wǎng)到多路E1適配電路設(shè)計及FPGA實(shí)現(xiàn)
- 伴隨著Internet的迅速發(fā)展，IP已經(jīng)成為綜合業(yè)務(wù)通信的首選協(xié)議，其承載的信息量也在成倍增長，如何利用現(xiàn)有的電信資源組建寬帶IP網(wǎng)絡(luò)是近年來研究的熱點(diǎn)。目前，比較成熟的技術(shù)主要有IP over SDH(POS)和IP over ATM（POA）。POS將IP包直接裝入SDH的虛容器中，通道開銷少、實(shí)現(xiàn)簡單，具有自動保護(hù)切換功能；POA的復(fù)接過程比較復(fù)雜，可以通過高系統(tǒng)開銷提供較好的服務(wù)質(zhì)量保證（QOS）。從目前的市場看，各大通信設(shè)備商都推出了基于POS/POA的產(chǎn)品，但總體成本較高，主要面向的是一些高
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FPGA:來日方長顯身手--專訪Altera總裁兼CEO John Daane
- Altera是一個團(tuán)結(jié)緊密的團(tuán)體，每一個成員都有共同的堅定的信念和為此信念奮斗不息的激情。我從John Daane身上也看到這一點(diǎn)。Daane是一位年輕的CEO，在加入Altera之前，他在LSI Logic公司工作了15年，負(fù)責(zé)ASIC技術(shù)的研發(fā)。這又是他們的一個共同特點(diǎn)，這些投身FPGA事業(yè)的人物，幾乎都曾是ASIC行業(yè)的專家?？磥硭麄兊拇_是一群志同道合的人，在若干年前看到FPGA行業(yè)發(fā)展的大好前景，所以聚到一起來了。 如果現(xiàn)在讓我歷
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DVB-C解交織器的FPGA實(shí)現(xiàn)
- 卷積交織和解交織原理簡介 在DVB-C系統(tǒng)當(dāng)中，實(shí)際信道中的突發(fā)錯誤往往是由脈沖干擾、多徑衰落引起的，在統(tǒng)計上是相關(guān)的，所以一旦出現(xiàn)不能糾正的錯誤時，這種錯誤將連續(xù)存在。因此在DVB-C系統(tǒng)里，采用了卷積交織來解決這種問題。它以一定規(guī)律擾亂源符號數(shù)據(jù)的時間順序，使其相關(guān)性減弱，然后將其送入信道，解交織器按相反規(guī)律恢復(fù)出源符號數(shù)據(jù)。 DVB-C的卷積交織和解交織原理為：交織由I=12(I為交織深度)個分支構(gòu)成。每個分支的延時逐漸遞增，遞增的單元數(shù)M=n/I=204/12=17(M為交織基數(shù))。這里的
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賽靈思VIRTEX-5 成為全球首個通過所有v1.1標(biāo)準(zhǔn)測試的FPGA
- 通過PCI EXPRESS兼容性測試 - 賽靈思VIRTEX-5 成為全球首個通過所有v1.1標(biāo)準(zhǔn)測試的FPGA 經(jīng)驗證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點(diǎn)模塊和串行收發(fā)器的65nm FPGA 賽靈思公司宣布其Virtex™-5 LXT FPGA通過了最新的PCI Express端點(diǎn) v1.1
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FPGA迎來65nm時代
- 11月13日，Altera公司正式發(fā)布了業(yè)界期盼以久的65nm FPGA—Stratix III 。與此同時Xilinx又更進(jìn)一步，在同一時間推出了65nm的Virtex-5 LXT系列，這也是時隔半年之后Xilinx推出的第二款65nm 產(chǎn)品。由此，F(xiàn)PGA進(jìn)入了65nm時代，Altera 與Xilinx也將展開新的技術(shù)對壘。 Altera: Stratix III FPGA怎樣在獲得高性能的同時保持低功耗是65nm領(lǐng)域的最大難題，Altera的解決辦法是針對設(shè)計中需要的地方提高性能，而把其他地方的功
- 關(guān)鍵字： 0612_A FPGA 單片機(jī) 嵌入式系統(tǒng) 雜志_業(yè)界風(fēng)云
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