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并行CRC算法在FPGA上的實(shí)現(xiàn)

循環(huán)冗余碼校驗(yàn)CRC（Cyclic Redundancy Check）廣泛用于通訊領(lǐng)域和數(shù)據(jù)存儲(chǔ)的數(shù)據(jù)檢錯(cuò)?；贔PGA在通訊領(lǐng)域和數(shù)據(jù)存儲(chǔ)的應(yīng)用越來(lái)越廣泛,CRC的編碼解碼模塊已經(jīng)是FPGA上的常用模塊了。采用超前位計(jì)算實(shí)現(xiàn)CRC在FPGA上的并行運(yùn)算,通過(guò)實(shí)際應(yīng)用證明該算法能有效實(shí)現(xiàn)硬件的速度與資源合理平衡。
關(guān)鍵字：數(shù)據(jù)檢錯(cuò) CRC FPGA

數(shù)字電視CAS中DES加密模塊的FPGA實(shí)現(xiàn)

一種基于FPGA的數(shù)據(jù)加密標(biāo)準(zhǔn)算法的實(shí)現(xiàn)。就資源優(yōu)先和性能優(yōu)先分別使用循環(huán)法和流水線法對(duì)DES加密算法進(jìn)行了設(shè)計(jì)，并對(duì)其進(jìn)行了比較。通過(guò)采用子密鑰簡(jiǎn)單產(chǎn)生和ROM優(yōu)化S盒的方法，對(duì)流水線法進(jìn)行改進(jìn)，達(dá)到了資源占用率低、加密速度快的效果。
關(guān)鍵字：數(shù)據(jù)加密標(biāo)準(zhǔn)算法 DES FPGA 流水線

基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)

提出了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)。該系統(tǒng)對(duì)采集到的模擬或數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和邏輯分析。通過(guò)FPGA控制數(shù)據(jù)單次或連續(xù)采集、緩沖，通過(guò)PCI總線將緩沖區(qū)數(shù)據(jù)轉(zhuǎn)移到硬盤管理卡，由硬盤管理卡將數(shù)據(jù)存入海量硬盤。
關(guān)鍵字：虛擬邏輯分析儀 PCI總線 FPGA

基于FPGA的ISA總線／MMи總線接口轉(zhuǎn)換設(shè)計(jì)

某型導(dǎo)彈測(cè)試設(shè)備控制總線為通用的ISA總線，而通信接口總線為非標(biāo)準(zhǔn)的MMи總線。在此以FPGA為核心設(shè)計(jì)了一種ISA總線／MMи總線轉(zhuǎn)換電路，該電路可以完成2種制式的數(shù)據(jù)和控制指令轉(zhuǎn)換。給出了轉(zhuǎn)換電路原理框圖、FPGA配置電路和地址比較電路原理圖。實(shí)驗(yàn)結(jié)果表明該電路具有轉(zhuǎn)換數(shù)據(jù)準(zhǔn)確，工作可靠等優(yōu)點(diǎn)。實(shí)際應(yīng)用表明，該電路完全能達(dá)到測(cè)試設(shè)備的要求。
關(guān)鍵字： MMи總線測(cè)試設(shè)備 FPGA

基于FPGA的測(cè)量數(shù)據(jù)存儲(chǔ)交換技術(shù)

以AT45DB041B為例，將FPGA和大容量串行flash存儲(chǔ)芯片的優(yōu)點(diǎn)有效地結(jié)合起來(lái)，實(shí)現(xiàn)了FPGA對(duì)串行存儲(chǔ)芯片的高效讀寫(xiě)操作，完成了對(duì)大量測(cè)量數(shù)據(jù)的存儲(chǔ)處理和與上位機(jī)的交換，并在某電力局項(xiàng)目工頻場(chǎng)強(qiáng)環(huán)境監(jiān)測(cè)儀中成功應(yīng)用。
關(guān)鍵字： Flash 串行存儲(chǔ) FPGA

基于ARM和FPGA的服務(wù)機(jī)器人運(yùn)動(dòng)控制系統(tǒng)研究

介紹了一種基于ARM和FPGA的嵌入式控制系統(tǒng)，該系統(tǒng)既能獨(dú)立運(yùn)行又能在計(jì)算機(jī)輔助下運(yùn)行，是一種兼具柔性和開(kāi)放性的系統(tǒng)。利用ARM的強(qiáng)大的數(shù)據(jù)流轉(zhuǎn)換功能和FPGA的快速配置能力，實(shí)現(xiàn)硬件可重構(gòu)。給出了系統(tǒng)的總體結(jié)構(gòu)、ARM和FPGA之間的通信設(shè)計(jì)，重點(diǎn)給出了基于NiosII的嵌入式可重構(gòu)底層控制設(shè)計(jì)，PWM功能模塊在FPGA上的實(shí)現(xiàn)。設(shè)計(jì)的系統(tǒng)集成度高、靈活。實(shí)驗(yàn)表明系統(tǒng)具有高可靠性，能滿足服務(wù)機(jī)器人外圍器件多樣性控制的要求。ARM和FPGA不僅可以并行運(yùn)行處理數(shù)據(jù)，其之間又可以互相通信，實(shí)現(xiàn)了系統(tǒng)的擴(kuò)展
關(guān)鍵字：硬件可重構(gòu) NiosII FPGA

基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)

介紹一種基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)。說(shuō)明了光柵信號(hào)的產(chǎn)生過(guò)程和基本處理方法，提出了一種綜合EDA技術(shù)與光柵莫爾條紋電子學(xué)細(xì)分技術(shù)的設(shè)計(jì)方案。通過(guò)VerilogHDL實(shí)現(xiàn)該系統(tǒng)的主要設(shè)計(jì)，并利用ISE軟件進(jìn)行了仿真試驗(yàn)。試驗(yàn)表明,該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低廉等特點(diǎn)。
關(guān)鍵字： ISE 信號(hào)細(xì)分系統(tǒng) 光柵信號(hào) FPGA

基于FPGA/SOPC的預(yù)測(cè)控制器設(shè)計(jì)與實(shí)現(xiàn)

針對(duì)模型預(yù)測(cè)控制在微型設(shè)備及嵌入式系統(tǒng)應(yīng)用中的實(shí)時(shí)性問(wèn)題,從硬件實(shí)現(xiàn)控制算法的角度研究了基于FPGA（field programmable gate array）的預(yù)測(cè)控制器的設(shè)計(jì)和實(shí)現(xiàn)。采用基于Nios II嵌入式軟核處理器的FPGA/SOPC（system on pro-grammable chip,可編程片上系統(tǒng)）方案,在FPGA芯片上構(gòu)建SOPC系統(tǒng),設(shè)計(jì)SOPC的硬件及軟件系統(tǒng),實(shí)現(xiàn)了基于FPGA的預(yù)測(cè)控制器;建立了基于FPGA和dSPACE系統(tǒng)的實(shí)時(shí)仿真平臺(tái),并進(jìn)行了控制器實(shí)時(shí)仿真實(shí)驗(yàn)。實(shí)時(shí)
關(guān)鍵字：模型預(yù)測(cè)控制 SOPC FPGA

基于信元的FIFO設(shè)計(jì)在FPGA上的實(shí)現(xiàn)

設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長(zhǎng)包的處理。
關(guān)鍵字： FIFO 信元 FPGA

利用XCS40實(shí)現(xiàn)小型聲納的片上系統(tǒng)集成

介紹大規(guī)模、高速度的FPGA在小型漁用聲納系統(tǒng)設(shè)計(jì)中的應(yīng)用。在該系統(tǒng)設(shè)計(jì)中，采用了Xilinx公司的FPGA芯片XCS40作為主要器件,基本上將整個(gè)系統(tǒng)的功能集成在了一片芯片上。實(shí)踐證明,即降低了成本,又縮短了設(shè)計(jì)和調(diào)試的時(shí)間。
關(guān)鍵字：漁用聲納系統(tǒng) 片上系統(tǒng) FPGA

基于FPGA的數(shù)字視頻接口轉(zhuǎn)換設(shè)備

本文從實(shí)際應(yīng)用的角度出發(fā)，采用FPGA作為主控芯片，設(shè)計(jì)了一款數(shù)字視頻接口轉(zhuǎn)換設(shè)備，該設(shè)備針對(duì)于MT9M111這款數(shù)字圖像傳感器產(chǎn)生的ITU-R BT.656格式數(shù)據(jù)進(jìn)行采集、色彩空間變換、分辨率轉(zhuǎn)換等操作，完成了從ITU-R BT.656格式數(shù)據(jù)到DVI格式數(shù)據(jù)的轉(zhuǎn)換，使得MT9M111數(shù)字圖像傳感器的BT656數(shù)據(jù)格式圖像能夠以1280×960(60Hz)和1280×1024(60Hz)兩種顯示格式在DVI-I接口的顯示器上顯示，并且還具有圖像靜止功能，在系統(tǒng)空閑時(shí)的待機(jī)狀態(tài)實(shí)現(xiàn)了整機(jī)的低功耗，適用于
關(guān)鍵字：圖像分辨率視頻接口轉(zhuǎn)換 FPGA

滿足28nm迫切的低功耗需求

Altera低功耗28-nm器件的優(yōu)點(diǎn)包括，降低產(chǎn)品成本，降低或者放寬功耗預(yù)算，較低的散熱要求，能夠滿足更多的市場(chǎng)需求，在同樣的散熱和功耗預(yù)算內(nèi)進(jìn)一步提高性能等。采用最全面的方法降低28-nm產(chǎn)品的功耗，Altera幫助設(shè)計(jì)人員滿足了迫切的低功耗需求。
關(guān)鍵字： Altera 28nm FPGA

基于FPGA的音樂(lè)流水燈控制系統(tǒng)

通過(guò) FPGA實(shí)現(xiàn)音樂(lè)流水燈的控制, 實(shí)質(zhì)上就是將不同音階與特定頻率的方波信號(hào)對(duì)應(yīng)起來(lái), 以方波信號(hào)驅(qū)動(dòng)蜂鳴器發(fā)出音樂(lè), 再根據(jù)不同音階來(lái)控制流水燈的閃爍。與借助微處理器實(shí)現(xiàn)樂(lè)曲演奏相比, 以純硬件方式完成樂(lè)曲演奏電路更直觀。EDA工具和硬件描述語(yǔ)言發(fā)揮了強(qiáng)大功能,提供了設(shè)計(jì)可能性。
關(guān)鍵字： ALU 音樂(lè)流水燈 FPGA

基于改進(jìn)的布斯算法的嵌入FPGA的乘法器設(shè)計(jì)

設(shè)計(jì)了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個(gè)18 b有符號(hào)或17 b無(wú)符號(hào)數(shù)的乘法運(yùn)算。該設(shè)計(jì)基于改進(jìn)的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對(duì)9-2壓縮樹(shù)和超前進(jìn)位加法器進(jìn)行了優(yōu)化。該乘法器采用TSMC 0．18μn CMOS工藝，其關(guān)鍵路徑延遲為3．46 ns。
關(guān)鍵字：布斯算法 18×18乘法器 FPGA

基于軟件無(wú)線電的數(shù)字偵聽(tīng)接收機(jī)研究

為實(shí)現(xiàn)頻譜監(jiān)測(cè)、通信偵察等任務(wù)，提出了一種基于軟件無(wú)線電的數(shù)字偵察接收機(jī)的軟、硬件體系結(jié)構(gòu)。該接收機(jī)基于高速數(shù)字信號(hào)處理器、大規(guī)模現(xiàn)場(chǎng)可編程門陣列、高速AD芯片、高精度大動(dòng)態(tài)范圍AGC電路，實(shí)現(xiàn)了信號(hào)的寬頻段、寬帶接收；采用盲信號(hào)處理技術(shù)，實(shí)現(xiàn)了對(duì)未知信號(hào)的參數(shù)辨識(shí)、分類、盲解調(diào)。
關(guān)鍵字：頻譜監(jiān)測(cè) 軟件無(wú)線電 FPGA