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FPGA最小系統(tǒng)之:實(shí)例1 在Altera的FPGA開發(fā)板上運(yùn)行第一個FPGA程序
- 本節(jié)旨在通過給定的工程實(shí)例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計(jì)、編譯及仿真流程。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證,完成工程設(shè)計(jì)的硬件實(shí)現(xiàn),熟悉Altera FPGA開發(fā)板的使用及配置方式。
- 關(guān)鍵字: Cyclone Altera FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之:硬件系統(tǒng)的調(diào)試方法
- 隨著FPGA芯片的密度和性能不斷提高,調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時(shí)要遵循一定的原則和技巧,才能減少調(diào)試時(shí)間,避免誤操作損壞電路。
- 關(guān)鍵字: BGA封裝 ASRAM FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之:硬件系統(tǒng)的設(shè)計(jì)技巧
- FPGA的硬件設(shè)計(jì)不同于DSP和ARM系統(tǒng),比較靈活和自由。只要設(shè)計(jì)好專用管腳的電路,通用I/O的連接可以自己定義。因此,F(xiàn)PGA的電路設(shè)計(jì)中會有一些特殊的技巧可以參考。
- 關(guān)鍵字: EP1C6Q240 Altera EP1C12Q240 FPGA SDRAM FPGA最小系統(tǒng)
基于Xilinx FPGA的嵌入式Linux設(shè)計(jì)流程
- 結(jié)合FPGA和Linux雙方優(yōu)勢,可以很好地滿足嵌入式系統(tǒng)設(shè)計(jì)需求,量體裁衣,去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
- 關(guān)鍵字: 操作系統(tǒng)加載 Linux FPGA
基于FPGA的數(shù)字化變電站計(jì)量儀表研究與設(shè)計(jì)
- 提出一種基于IEC61850和SoPC的數(shù)字化變電站計(jì)量儀表設(shè)計(jì)方案。在DE2—70開發(fā)板的基礎(chǔ)上,首先依據(jù)IEC61850標(biāo)準(zhǔn)對數(shù)字化變電站計(jì)量儀表進(jìn)行了總體設(shè)計(jì);其次對基于FPGA的電量參數(shù)算法進(jìn)行了研究;最后完成了光纖通信電路、快速以太網(wǎng)接口電路、雙軟核SoPC系統(tǒng)等硬件電路的設(shè)計(jì)。基于FPGA的數(shù)字化變電站計(jì)量儀表設(shè)計(jì)方案具有設(shè)計(jì)
- 關(guān)鍵字: 數(shù)字化變電站 SOPC FPGA
基于FPGA的生物電阻抗成像系統(tǒng)設(shè)計(jì)
- 根據(jù)電阻抗斷層成像技術(shù)要求,設(shè)計(jì)了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統(tǒng),系統(tǒng)嵌入8 bit微處理器PicoBlaze實(shí)現(xiàn)邏輯控制并產(chǎn)生激勵信號實(shí)現(xiàn)高速A/D采集及實(shí)現(xiàn)數(shù)字解調(diào),通過RS232將采集數(shù)據(jù)傳輸?shù)絇C機(jī),重建人體內(nèi)部的電阻率分布或其變化圖像。為廣泛應(yīng)用研究電阻抗斷層成像技術(shù)提供一種
- 關(guān)鍵字: Spartan3E 生物電阻抗成像系統(tǒng) FPGA
FPGA的雙緩沖模式PCI Express總線設(shè)計(jì)
- 介紹了軟件無線電平臺中基于FPGA的雙緩沖模式PCI Express(PCIE)總線的設(shè)計(jì)與實(shí)現(xiàn)。設(shè)計(jì)了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺,開發(fā)了基于Linux系統(tǒng)的驅(qū)動程序和PCIE硬核的DMA控制器。雙緩沖提高了數(shù)據(jù)傳輸速度,節(jié)約了硬件資源。測試結(jié)果顯示,該系統(tǒng)工作穩(wěn)定可靠,讀寫速度可達(dá)402 MB/s。
- 關(guān)鍵字: PCIExpress總線 雙緩沖模式 FPGA
基于FPGA的PUSCH信道估計(jì)仿真與實(shí)現(xiàn)
- 基于最小平方 (LS) 算法,利用FPGA實(shí)現(xiàn)了一種適用于TD-LTE系統(tǒng)的上行信道估計(jì)算法。主要研究了如何利用FPGA實(shí)現(xiàn)LS算法,包括算法的介紹、方案的形成、FPGA實(shí)現(xiàn)的處理流程、FPGA實(shí)現(xiàn)結(jié)果及分析。以Virtex-5芯片為硬件平臺,完成了仿真、綜合、板級驗(yàn)證等工作。實(shí)現(xiàn)結(jié)果表明,該信道估計(jì)算法應(yīng)用到TD-LTE系統(tǒng)具有良好的穩(wěn)
- 關(guān)鍵字: PUSCH 信道估計(jì)仿真 FPGA
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