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asic-to-fpga
asic-to-fpga 文章 進(jìn)入asic-to-fpga技術(shù)社區(qū)
實(shí)時(shí)圖像小波無(wú)損壓縮系統(tǒng)的FPGA實(shí)現(xiàn)
- 將Altera 公司的DE2 多媒體開發(fā)平臺(tái)與Terasic 公司的D5M 數(shù)碼相機(jī)開發(fā)套件相結(jié)合,設(shè)計(jì)了一套基于小波無(wú)損壓縮的實(shí)時(shí)圖像處理系統(tǒng)。系統(tǒng)采用便于可編程邏輯器件靈活實(shí)現(xiàn)的二維整數(shù)5 /3 提升小波變換實(shí)現(xiàn)壓縮。為保證圖像的無(wú)損壓縮,對(duì)邊界數(shù)據(jù)進(jìn)行對(duì)稱周期延拓處理。并針對(duì)實(shí)時(shí)處理過(guò)程中的大容量數(shù)據(jù)流的存儲(chǔ)問(wèn)題,應(yīng)用片外存儲(chǔ)資源保存采集和處理過(guò)程中的圖像數(shù)據(jù),有效地降低了片上存儲(chǔ)資源的消耗。測(cè)試結(jié)果表明: 系統(tǒng)滿足實(shí)時(shí)圖像采集、預(yù)處理及無(wú)損壓縮的要求。
- 關(guān)鍵字: 圖像處理 無(wú)損壓縮 FPGA
基于FPGA的H.264幀內(nèi)預(yù)測(cè)模塊設(shè)計(jì)
- 提出一種能實(shí)時(shí)處理的H.264/AVC幀內(nèi)預(yù)測(cè)硬件結(jié)構(gòu)。通過(guò)對(duì)H.264/AVC各個(gè)預(yù)測(cè)模式的分析,設(shè)計(jì)了一個(gè)通用運(yùn)算單元,提高了硬件資源的可重用性。采用4個(gè)并行運(yùn)算單元計(jì)算預(yù)測(cè)值,對(duì)運(yùn)算比較復(fù)雜的plane模式預(yù)處理,并設(shè)計(jì)模式預(yù)測(cè)器,加快了系統(tǒng)處理速度。硬件電路結(jié)構(gòu)已通過(guò)RTL級(jí)仿真及綜合,并在Altera公司的Cyclone II FPGA平臺(tái)上進(jìn)行了驗(yàn)證和測(cè)試。
- 關(guān)鍵字: H.264幀內(nèi)預(yù)測(cè) 視頻解碼器 FPGA
基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計(jì)
- 針對(duì)復(fù)雜算法中矩陣運(yùn)算量大,計(jì)算復(fù)雜,耗時(shí)多,制約算法在線計(jì)算性能的問(wèn)題,從硬件實(shí)現(xiàn)角度,研究基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計(jì),實(shí)現(xiàn)矩陣并行計(jì)算。首先根據(jù)矩陣運(yùn)算的算法分析,設(shè)計(jì)了矩陣并行計(jì)算的硬件實(shí)現(xiàn)結(jié)構(gòu),并在Modelsim中進(jìn)行功能模塊的仿真,然后將功能模塊集成一個(gè)自定制組件,并通過(guò)Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構(gòu)建SoPC系統(tǒng),并在Altera DE3開發(fā)板中進(jìn)行矩陣實(shí)時(shí)計(jì)算測(cè)試。測(cè)試結(jié)果驗(yàn)證了基于FPGA/Nios-Ⅱ矩陣運(yùn)算硬件
- 關(guān)鍵字: 硬件加速器 矩陣運(yùn)算 FPGA
TD-LTE綜合測(cè)試儀表關(guān)鍵模塊的研究與實(shí)現(xiàn)
- 在對(duì)OFDM調(diào)制以及FPGA、DSP、中頻接口進(jìn)行深入研究的基礎(chǔ)上,提出了一種TD-LTE系統(tǒng)中下行鏈路基帶信號(hào)發(fā)送的實(shí)現(xiàn)方案,在系統(tǒng)的設(shè)計(jì)思路和硬件資源上進(jìn)行了優(yōu)化。在實(shí)際的硬件環(huán)境下,通過(guò)大量測(cè)試,驗(yàn)證了該方案的可行性和有效性。
- 關(guān)鍵字: TD-LTE 基帶信號(hào)發(fā)送 FPGA
基于FPGA的腦機(jī)接口實(shí)時(shí)系統(tǒng)
- 給出了以FPGA為核心,實(shí)現(xiàn)基于瞬態(tài)視覺(jué)誘發(fā)電位的腦機(jī)接口實(shí)時(shí)系統(tǒng)的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺(jué)刺激器和FPGA開發(fā)板三部分。用FPGA取代計(jì)算機(jī),作為腦機(jī)接口的控制和信息處理器。利用VHDL編程,在FPGA中實(shí)時(shí)處理采集的腦電信號(hào),提取并識(shí)別瞬態(tài)視覺(jué)誘發(fā)電位信號(hào),轉(zhuǎn)換為控制命令,反饋給視覺(jué)刺激器。實(shí)驗(yàn)結(jié)果表明,本方案可以有效地實(shí)現(xiàn)腦機(jī)接口實(shí)時(shí)系統(tǒng),并達(dá)到較高的正確率和通信速度。
- 關(guān)鍵字: 腦機(jī)接口 VGA視覺(jué)刺激器 FPGA
獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計(jì)
- 為解決實(shí)時(shí)性盲信號(hào)分離的問(wèn)題,基于獨(dú)立分量分析的模型,設(shè)計(jì)出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對(duì)算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過(guò)Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗(yàn)分別采用人工生成的周期信號(hào)和真實(shí)的語(yǔ)音信號(hào)進(jìn)行驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號(hào)的分離,具有很強(qiáng)的實(shí)用性。
- 關(guān)鍵字: DSPBuilder IP核 FPGA
基于FPGA具有自適應(yīng)功能的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
- 為了滿足工業(yè)上數(shù)據(jù)采集的自適應(yīng)需要,本文采用FPGA設(shè)計(jì)實(shí)現(xiàn)了高速數(shù)據(jù)采集,整個(gè)系統(tǒng)分為高速數(shù)據(jù)采集模塊、數(shù)據(jù)緩沖模塊、數(shù)據(jù)存儲(chǔ)模塊。其中數(shù)據(jù)采集模塊對(duì)濾波放大后的輸入信號(hào)進(jìn)行采樣,采樣率可調(diào);數(shù)據(jù)緩沖模塊負(fù)責(zé)對(duì)采樣得到的數(shù)據(jù)進(jìn)行緩存:數(shù)據(jù)存儲(chǔ)模塊負(fù)責(zé)將緩存后的數(shù)據(jù)傳輸至存儲(chǔ)器進(jìn)行存儲(chǔ)。使用Quartus Ⅱ仿真工具對(duì)各子模塊功能進(jìn)行了時(shí)序仿真,最后介紹了本設(shè)計(jì)中制作的兩塊電路板并加以調(diào)試,測(cè)試結(jié)果表明本設(shè)計(jì)滿足系統(tǒng)指標(biāo)。
- 關(guān)鍵字: 自適應(yīng) 程控放大器 FPGA
大規(guī)模FPGA設(shè)計(jì)中的C/C++解決方案
- systemC和Handle-C,它們相應(yīng)的開發(fā)系統(tǒng)為:CoCentric System Stadio和Celoxica DK1。這兩種語(yǔ)言都是在C/C++的基礎(chǔ)上根據(jù)硬件設(shè)計(jì)的需求加以改進(jìn)和擴(kuò)充,用戶可以在它們的開發(fā)環(huán)境編輯代碼,調(diào)用庫(kù)文件,甚至可以引進(jìn)HDL程序,并進(jìn)行仿真,最終生成網(wǎng)表文件,放到FPGA中執(zhí)行。
- 關(guān)鍵字: EDA技術(shù) C語(yǔ)言 FPGA
基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)的設(shè)計(jì)
- 目前,在PCM/FM遙測(cè)體系中模擬信號(hào)采集普遍采用8位量化,全部模擬信號(hào)均歸一化到O~5 V范圍內(nèi),隨著需要采集的模擬信號(hào)的類型多樣化,勢(shì)必增加信號(hào)調(diào)理電路的多樣性,不利于系統(tǒng)的簡(jiǎn)化和模塊化。在量化位數(shù)一定的系統(tǒng)中,被衰減處理的信號(hào)中實(shí)際量化誤差等于N倍(N是信號(hào)被衰減的倍數(shù))的最小量化誤差,因此合理的信號(hào)調(diào)理電路和A/D取值是保證量化精度的關(guān)鍵。本文提供的方式有效地解決了這個(gè)問(wèn)題,既簡(jiǎn)化了前端信號(hào)調(diào)理電路的復(fù)雜度,又充分利用了A/D轉(zhuǎn)換器的輸入電壓動(dòng)態(tài)范圍和量化位數(shù)優(yōu)勢(shì),實(shí)現(xiàn)了對(duì)多路模擬信號(hào)的自適應(yīng)采集
- 關(guān)鍵字: 數(shù)據(jù)采集 信號(hào)調(diào)理 FPGA
一種混合結(jié)構(gòu)高速LDPC編碼器的FPGA實(shí)現(xiàn)
- 分析了準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼生成矩陣的結(jié)構(gòu)特點(diǎn),討論了硬件可實(shí)現(xiàn)的三種常見(jiàn)編碼器結(jié)構(gòu),提出了一種混合結(jié)構(gòu)的FPGA實(shí)現(xiàn)方法。通過(guò)利用循環(huán)矩陣的結(jié)構(gòu)特性,增加少量硬件開銷,就可以實(shí)現(xiàn)編碼器高速編碼,滿足高速通信需求,吞吐量達(dá)1.36Gb/s。
- 關(guān)鍵字: 奇偶校驗(yàn)碼 循環(huán)矩陣 FPGA
SRAM型FPGA單粒子效應(yīng)試驗(yàn)研究
- 針對(duì)軍品級(jí)SRAM型FPGA的單粒子效應(yīng)特性,文中采用重離子加速設(shè)備,對(duì)Xilinx公司Virtex-II系列可重復(fù)編程FPGA中一百萬(wàn)門的XQ2V1000進(jìn)行輻射試驗(yàn)。試驗(yàn)中,被測(cè)FPGA單粒子翻轉(zhuǎn)采用了靜態(tài)與動(dòng)態(tài)兩種測(cè)試方式。并且通過(guò)單粒子功能中斷的測(cè)試,研究了基于重配置的單粒子效應(yīng)減緩方法。試驗(yàn)發(fā)現(xiàn)被測(cè)FPGA對(duì)單粒子翻轉(zhuǎn)與功能中斷都較為敏感,但是在注入粒子LET值達(dá)到42MeV.cm2/mg時(shí)仍然對(duì)單粒子鎖定免疫。
- 關(guān)鍵字: 單粒子效應(yīng) 重離子加速設(shè)備 FPGA
基于FPGA的數(shù)據(jù)域邊界掃描測(cè)試向量發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)
- 設(shè)計(jì)了一種基于FPGA的邊界掃描測(cè)試向量發(fā)生器,該發(fā)生器可以為邊界掃描故障診斷系統(tǒng)提供測(cè)試向量,并可計(jì)算測(cè)試向量的故障覆蓋率。與以往通過(guò)軟件提供測(cè)試向量的方法相比,該設(shè)計(jì)在速度和效率上有了較大提高。
- 關(guān)鍵字: 邊界掃描測(cè)試向量 故障診斷 FPGA
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