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萊迪思FPGA助力聯(lián)想新一代網(wǎng)絡(luò)邊緣AI體驗(yàn)

萊迪思半導(dǎo)體宣布其CrossLink-NX FPGA和專(zhuān)為AI優(yōu)化的軟件解決方案，將用于聯(lián)想最新的ThinkPad X1系列筆記本電腦中。全新的聯(lián)想ThinkPad產(chǎn)品系列采用萊迪思充分整合的客戶端硬件和軟件解決方案，能夠在不損失效能或電池使用時(shí)間的情況下提供優(yōu)化的使用者體驗(yàn)，包括沉浸式互動(dòng)、更好的隱私保護(hù)和更高效的協(xié)作。萊迪思FPGA助力聯(lián)想新一代網(wǎng)絡(luò)邊緣AI體驗(yàn)萊迪思營(yíng)銷(xiāo)和業(yè)務(wù)發(fā)展副總裁Matt Dobrodziej表示：「我們的AI優(yōu)化解決方案產(chǎn)品旨在滿足希望實(shí)現(xiàn)更高智能的各種網(wǎng)絡(luò)邊緣應(yīng)
關(guān)鍵字：萊迪思 FPGA 聯(lián)想邊緣AI

基于FPGA的柔性應(yīng)變測(cè)量裝置設(shè)計(jì)

針對(duì)固體火箭發(fā)動(dòng)機(jī)推進(jìn)劑藥柱應(yīng)變量大、高頻振動(dòng)時(shí)應(yīng)變不易測(cè)量的問(wèn)題，基于FPGA和柔性應(yīng)變計(jì)設(shè)計(jì)了柔性應(yīng)變測(cè)量裝置。柔性應(yīng)變計(jì)的測(cè)量范圍大，可以測(cè)量雙向應(yīng)變，解決了推進(jìn)劑藥柱應(yīng)變測(cè)量的難題。FPGA具有實(shí)時(shí)性高、并行運(yùn)行的優(yōu)點(diǎn)，解決了多路應(yīng)變實(shí)時(shí)采集的難題。該應(yīng)變測(cè)量裝置還可用于其他高分子材料的應(yīng)變測(cè)量。
關(guān)鍵字：推進(jìn)劑柔性應(yīng)變計(jì) FPGA 高頻振動(dòng) 高速采集 202111

AI與機(jī)器學(xué)習(xí)發(fā)展迅速，F(xiàn)PGA可提供高能效和靈活性

1? ?為什么AI/ML發(fā)展如此迅速？多年來(lái)，人工智能（AI）/機(jī)器學(xué)習(xí)（ML）市場(chǎng)一直以指數(shù)級(jí)的速度快速增長(zhǎng)，其解決方案遍布我們周?chē)?，從機(jī)器人和其他機(jī)械系統(tǒng)的預(yù)測(cè)故障算法、電子商務(wù)中的購(gòu)買(mǎi)行為建議、自動(dòng)駕駛車(chē)輛的目標(biāo)檢測(cè)、電子交易中的風(fēng)險(xiǎn)緩解到DNA測(cè)序等等，我們身邊有各種各樣的解決方案，示例不勝枚舉。那么，為什么AI/ML發(fā)展如此迅速呢？據(jù)IDC、Gartner和其他市調(diào)機(jī)構(gòu)的分析，全球大約80%的數(shù)據(jù)是非結(jié)構(gòu)化數(shù)據(jù)。電子郵件、照片、語(yǔ)音郵件、視頻和許多其他數(shù)據(jù)源每天都在堆積。無(wú)論
關(guān)鍵字： AI 機(jī)器學(xué)習(xí) FPGA

一種基于FPGA的BiSS編碼器解碼器設(shè)計(jì)

BiSS協(xié)議是一種高速同步串行通信協(xié)議，使用BiSS協(xié)議的編碼器有利于提高伺服控制系統(tǒng)的動(dòng)態(tài)性能，在高精度絕對(duì)式編碼器中應(yīng)用廣泛。本文在分析BiSS協(xié)議數(shù)據(jù)幀特點(diǎn)的基礎(chǔ)上，利用FPGA設(shè)計(jì)了BiSS協(xié)議編碼器解碼器，采集了BiSS協(xié)議編碼器位置數(shù)據(jù)和總線波形，通過(guò)與DSP聯(lián)合使用，基于BiSS協(xié)議編碼器對(duì)永磁同步電機(jī)的動(dòng)態(tài)性能進(jìn)行了驗(yàn)證，結(jié)果表明該設(shè)計(jì)的合理性。
關(guān)鍵字： BiSS FPGA 編碼器 DSP 202108

基于FPGA的一種DDR4存儲(chǔ)模塊設(shè)計(jì)

5G通信的主要特征包括“高速率、大帶寬”，為了滿足高速率、大帶寬數(shù)據(jù)的傳輸要求，需要一種存儲(chǔ)技術(shù)對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)。本文就存儲(chǔ)技術(shù)結(jié)合DDR4協(xié)議，設(shè)計(jì)了一種DDR4傳輸機(jī)制，本研究采用高性能的XCVU9P系列的FPGA芯片作為控制芯片，使用其內(nèi)部自帶的DDR4 SDRAM（MIG）IP核進(jìn)行例化核設(shè)計(jì)。經(jīng)過(guò)驗(yàn)證，實(shí)現(xiàn)在250 MHz時(shí)鐘下對(duì)DDR4 SDRAM的讀/寫(xiě)操作，數(shù)據(jù)無(wú)丟失，能夠保證高速率、大帶寬數(shù)據(jù)正常傳輸，該傳輸機(jī)制具有良好的可靠性、適用性及有效性。
關(guān)鍵字： DDR4 高速率大帶寬 FPGA 202108

毫米波5G接收機(jī)多速率數(shù)據(jù)設(shè)計(jì)與研究

針對(duì)5G毫米波通信宏基站、微基站等設(shè)備的研發(fā)、生產(chǎn)、預(yù)認(rèn)證、維修保障等測(cè)試需求，設(shè)計(jì)一款可應(yīng)用于“5G新基建”通信設(shè)備產(chǎn)業(yè)鏈多環(huán)節(jié)所需儀表的高效多速率信號(hào)接收機(jī)處理模塊。采用先進(jìn)的并行多相濾波技術(shù)和任意速率比FFT處理技術(shù)，基于FPGA算法平臺(tái)實(shí)現(xiàn)毫米波5G接收機(jī)多路信號(hào)接收時(shí)域/頻域并行變速率處理邏輯電路，提高5G復(fù)雜波形接收機(jī)信號(hào)解析的實(shí)時(shí)性。實(shí)驗(yàn)結(jié)果表明，該電路能高效完成5G復(fù)雜波形接收機(jī)信號(hào)的時(shí)域/頻域解析，適合作為毫米波5G接收機(jī)多速率數(shù)據(jù)處理實(shí)施方案，滿足毫米波5G接收機(jī)的功能設(shè)計(jì)要求。
關(guān)鍵字： FPGA 5G 毫米波接收機(jī) 202105

基于EG4A20BG256和AD7403的電流采樣電路設(shè)計(jì)

AD7403是一種Σ-Δ型模數(shù)轉(zhuǎn)換器，廣泛應(yīng)用于需要電氣隔離的伺服控制電機(jī)相電流采集場(chǎng)合。EG4A20BG256是一種國(guó)產(chǎn)FPGA，適用于伺服控制系統(tǒng)信號(hào)采集﹑接口擴(kuò)展等應(yīng)用場(chǎng)景。本文基于EG4A20BG256 FPGA設(shè)計(jì)了AD7403模數(shù)轉(zhuǎn)換器接口電路，采集永磁同步電機(jī)相電流，并與伺服控制電路內(nèi)霍爾電流傳感器和DSP采樣結(jié)果進(jìn)行了對(duì)比。結(jié)果表明，EG4A20BG256 FPGA可以通過(guò)AD7403模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)對(duì)永磁同步電機(jī)相電流的準(zhǔn)確采集。
關(guān)鍵字： AD7403 EG4A20BG256 FPGA DSP 永磁同步電機(jī) 202105

衛(wèi)星導(dǎo)航信號(hào)多通道隔離轉(zhuǎn)換測(cè)量顯示系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)并實(shí)現(xiàn)了一種BD/GPS衛(wèi)星導(dǎo)航信號(hào)多通道隔離轉(zhuǎn)換測(cè)量顯示系統(tǒng)。該系統(tǒng)將一路輸入的BD/GPS信號(hào)通過(guò)功分器轉(zhuǎn)換為等量的四路隔離輸出信號(hào)，經(jīng)FPGA解析后實(shí)時(shí)顯示在電腦屏幕上，為BD/GPS信號(hào)的使用提供直觀的數(shù)據(jù)基礎(chǔ)。
關(guān)鍵字： BD/GPS FPGA 功分器隔離 202107

一種BiSS協(xié)議的編碼器數(shù)據(jù)讀取方法

摘要：針對(duì)目前BiSS協(xié)議編碼器數(shù)據(jù)讀取多采用FPGA實(shí)現(xiàn)的實(shí)際情況，文中介紹一種基于XMC4500微控制器的BiSS協(xié)議編碼器數(shù)據(jù)讀取實(shí)現(xiàn)方案。采用該方案，可將使用BiSS協(xié)議編碼器的伺服系統(tǒng)控制電路常用的DSP+FPGA雙控制器架構(gòu)方式簡(jiǎn)化為XMC4500單控制器方式，在一定程度上降低了硬件成本和開(kāi)發(fā)難度。用該方案采集BiSS協(xié)議編碼器數(shù)據(jù)的實(shí)物平臺(tái)，使用LabVIEW顯示對(duì)讀取的數(shù)據(jù)，并與電機(jī)自帶增量編碼器值進(jìn)行對(duì)比，同時(shí)記錄BiSS協(xié)議編碼器實(shí)際數(shù)據(jù)波形圖，結(jié)果表明，該方案具有較高的采樣速率和較好
關(guān)鍵字： 202106 BiSS XMC4500 DSP FPGA LabVIEW

5G NR小區(qū)搜索算法的研究及FPGA實(shí)現(xiàn)

隨著移動(dòng)通信的高速發(fā)展，5G NR通信已經(jīng)進(jìn)入我們的日常生活，5G系統(tǒng)對(duì)信息傳輸制訂了全新標(biāo)準(zhǔn)，基于5G NR的小區(qū)搜索相對(duì)于長(zhǎng)期演進(jìn)（LTE）而言，對(duì)同步信號(hào)進(jìn)行了重新定義。文章詳細(xì)分析了5G NR系統(tǒng)的主輔同步信號(hào)（PSS&SSS），對(duì)其新增內(nèi)容進(jìn)行了研究，提出了適用于5G NR系統(tǒng)的小區(qū)搜索算法，使用MATLAB軟件對(duì)該算法的性能進(jìn)行了仿真分析，最后在FPGA上實(shí)現(xiàn)開(kāi)發(fā)應(yīng)用。
關(guān)鍵字： 5G NR FPGA 小區(qū)搜索 PSS SSS 202105

賽靈思：以更高AI效能功耗比支持邊緣運(yùn)算自主

邊緣運(yùn)算主要包含以下四個(gè)部分，低時(shí)延、AI算力、低功耗以及安全和保密，這四者是邊緣自主非常重要的組成部分，也是邊緣區(qū)別于工業(yè)和IoT的一個(gè)主要特點(diǎn)，也就是用運(yùn)算資源來(lái)支持邊緣的自主，使它能夠獨(dú)立于云端。賽靈思Versal AI Edge系列資深產(chǎn)品線經(jīng)理 Rehan Tahir賽靈思Versal AI Edge系列高級(jí)產(chǎn)品線經(jīng)理Rehan Tahir指出，當(dāng)賽靈思在2018年引入Versal ACAP的時(shí)候，首先推出的是Versal Core和Prime系列，用于云端和網(wǎng)絡(luò)，然后推出了Vers
關(guān)鍵字：賽靈思 FPGA ADAS

5G毫米波基帶數(shù)據(jù)傳輸?shù)难芯颗c實(shí)現(xiàn)

隨著通信技術(shù)的快速發(fā)展，5G已經(jīng)正式商用，5G的6G以下波段對(duì)傳輸有很高的要求，在6G以上的毫米波段要求的信號(hào)帶寬更大，數(shù)據(jù)傳輸速率更高，高速大帶寬信號(hào)要求基帶信號(hào)處理的速度將大大增加，對(duì)極高速數(shù)據(jù)流的實(shí)時(shí)處理和解析使測(cè)試變得更加困難，本文主要是研究與設(shè)計(jì)毫米波基帶數(shù)據(jù)的傳輸與實(shí)現(xiàn)：前端DA的研究與設(shè)計(jì)、傳輸鏈路的FPGA實(shí)現(xiàn)以及毫米波數(shù)據(jù)的DSP接收處理過(guò)程，最后把實(shí)現(xiàn)流程成功應(yīng)用到5G測(cè)試儀表之中，驗(yàn)證了設(shè)計(jì)的正確性。
關(guān)鍵字： 202104 毫米波 FPGA 基帶數(shù)據(jù) DSP

基于FPGA的數(shù)字和模擬信號(hào)合成的彩色液晶顯示器

本文介紹了一款智能型高速模擬與數(shù)字信號(hào)合成的液晶顯示器。該顯示器采用雙FPGA作為主控芯片，利用視頻解碼芯片ADV7180將模擬信號(hào)解析為可供液晶屏顯示的RGB信號(hào)。
關(guān)鍵字： 202104 FPGA ADV7180 模擬與數(shù)字信號(hào)

賽靈思CEO：為FPGA提供一個(gè)更廣闊的施展舞臺(tái)

作為第四任賽靈思的CEO，上任三年多的Victor Peng在交易后首次面對(duì)中國(guó)的媒體時(shí)，除了總結(jié)自己上任三年來(lái)的成績(jī)之外，更是重點(diǎn)的回應(yīng)了對(duì)合并后企業(yè)的愿景
關(guān)鍵字：賽靈思 FPGA AMD

簡(jiǎn)述Xilinx FPGA管腳物理約束解析

引言：本文我們簡(jiǎn)單介紹下Xilinx?FPGA管腳物理約束，包括位置（管腳）約束和電氣約束。管腳位置約束： set_property PAKAGE_PIN “管腳編號(hào)” ［get_ports “端口名稱”］管腳電平約束： set_property?IOSTANDARD “電壓” ［get_ports “端口名稱”］舉例：set_property IOSTANDARD LVCMOS33 ［get_ports sys_clk］set_property IOSTANDARD LVCMOS33
關(guān)鍵字： xilinx fpga