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基于DSP Builder的16階FIR濾波器實(shí)現(xiàn)

現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件廣泛用于數(shù)字信號(hào)處理領(lǐng)域．而使用VHDL或VerilogHDL語(yǔ)言進(jìn)行設(shè)計(jì)的難度較大。提出一種采用DSP Builder實(shí)現(xiàn)FIR濾波器的設(shè)計(jì)方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設(shè)計(jì)流程，設(shè)計(jì)一個(gè)16階的FIR低通濾波器，并完成了軟硬件的仿真與驗(yàn)證。結(jié)果表明，該方法簡(jiǎn)單易行，可滿足設(shè)計(jì)要求，它驗(yàn)證了采用DSP Builder實(shí)現(xiàn)濾波器設(shè)計(jì)的獨(dú)特優(yōu)勢(shì)。
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基于DSP Builder的腦電信號(hào)小波處理

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基于DSP Builder的腦電信號(hào)小波處理

基于DSP Builder的腦電信號(hào)小波處理,1 引言
腦電信號(hào)EEG(Electroencephalograph)是人體一種基本生理信號(hào)，具有重要的臨床診斷和醫(yī)療價(jià)值。南于腦電信號(hào)自身具有非平穩(wěn)性隨機(jī)的特點(diǎn)，因此，對(duì)其實(shí)時(shí)濾波具有相當(dāng)難度。自從Berger 1929年發(fā)現(xiàn)腦電信號(hào)
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基于DSP Builder的Chirp信號(hào)源設(shè)計(jì)

設(shè)計(jì)分析了Chirp函數(shù)在時(shí)域和頻域內(nèi)的一般特點(diǎn)和解析公式。提出首先在Altera DSP開(kāi)發(fā)工具DSP Builder中實(shí)現(xiàn)直接數(shù)字合成器(DDS)模塊，根據(jù)Chirp函數(shù)特定的輸入／輸出(線性和非線性)關(guān)系，計(jì)算出當(dāng)前輸入字與輸出頻率的對(duì)應(yīng)關(guān)系；然后設(shè)計(jì)控制字子模塊產(chǎn)生DDS模塊的頻率控制字，驅(qū)動(dòng)DDS產(chǎn)生不同的輸出頻率，通過(guò)在Matlab的Simu-link環(huán)境下的仿真驗(yàn)證，得出不同時(shí)刻輸出的頻譜圖，驗(yàn)證了該設(shè)計(jì)能很好地實(shí)現(xiàn)Chirp信號(hào)源。
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嵌入式WinCE中CAN總線控制器的驅(qū)動(dòng)設(shè)計(jì)

關(guān)鍵字： CAN總線 SJA1000 WinCE 流接口驅(qū)動(dòng) Platform Builder

基于DSP Builder的正弦信號(hào)源優(yōu)化設(shè)計(jì)及其FPGA實(shí)現(xiàn)

實(shí)現(xiàn)信號(hào)源常用的方法是頻率合成法，其中直接數(shù)字頻率合成法是繼直接頻率合成法和間接頻率合成法之后，隨著電子技術(shù)迅速發(fā)展的第三代頻率合成技術(shù)。DDS是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率，它具有頻
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基于Matlab/DSP Builder多波形信號(hào)發(fā)生器的設(shè)計(jì)

　　1 引言　　傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實(shí)現(xiàn)，產(chǎn)生的波形種類(lèi)要受到電路硬件的限制，體積大，靈活性和穩(wěn)定性也相對(duì)較差。采用FPGA器件直接實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，配以相應(yīng)的外圍器件實(shí)現(xiàn)的波形發(fā)生器具
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基于C++ Builder的自動(dòng)變速器電控單元實(shí)車(chē)試驗(yàn)數(shù)據(jù)采集系統(tǒng)

摘要　本文闡述了基于Borland C++ Builder開(kāi)發(fā)的自動(dòng)變速器電控單元（ECU）實(shí)車(chē)試驗(yàn)的數(shù)據(jù)采集系統(tǒng)，通過(guò)對(duì)系統(tǒng)硬件結(jié)構(gòu)、軟件編制核心步驟的描述，詳細(xì)介紹了系統(tǒng)的開(kāi)發(fā)過(guò)程。本數(shù)據(jù)采集系統(tǒng)為自動(dòng)變速器電控單元的開(kāi)發(fā)提供了重要的測(cè)試平臺(tái)。關(guān)鍵詞　C++ Builder，電控單元，數(shù)據(jù)采集，液力自動(dòng)變速器　　1 引言　　液力自動(dòng)變速器是將車(chē)速和節(jié)氣門(mén)開(kāi)度等車(chē)輛的狀態(tài)信號(hào)作為電控單元(ECU)的輸入信號(hào)，經(jīng)電控單元識(shí)別判斷處理后，根據(jù)換檔規(guī)律，發(fā)出信號(hào)給相應(yīng)電磁閥，利用電磁閥控制油壓回路
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Altera發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0

　　面向高性能數(shù)字信號(hào)處理(DSP)設(shè)計(jì)，Altera公司發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0。該技術(shù)使DSP設(shè)計(jì)人員第一次能夠自動(dòng)生成基于高級(jí)Simulink設(shè)計(jì)描述的時(shí)序優(yōu)化RTL代碼。借助這一新的DSP Builder，設(shè)計(jì)人員在幾分鐘內(nèi)就可以實(shí)現(xiàn)接近峰值FPGA性能的高性能設(shè)計(jì)。和手動(dòng)優(yōu)化HDL代碼需要數(shù)小時(shí)甚至數(shù)天時(shí)間相比，這大大提高了效能。　　The MathWorks信號(hào)處理和通信市場(chǎng)總監(jiān)Ken Karnofsky評(píng)論說(shuō)：“DSP Builder是第二
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基于DSP Builder的14階FIR濾波器的設(shè)計(jì)

數(shù)字濾波器在數(shù)字信號(hào)處理的各種應(yīng)用中發(fā)揮著十分重要的作用，他是通過(guò)對(duì)采樣數(shù)據(jù)信號(hào)進(jìn)行數(shù)學(xué)運(yùn)算處理來(lái)達(dá)到頻域?yàn)V波的目的。數(shù)字濾波器既可以是有限長(zhǎng)單脈沖響應(yīng)(FIR)濾波器也可以是無(wú)限長(zhǎng)單脈沖響應(yīng)(IIR)濾波器。在維納濾波器理論發(fā)明的早期，人們使用IIR濾波器，但現(xiàn)在更多是使用FIR濾波器。本文按照Matlab／Simulink／DSP Builder／QuartusⅡ流程，設(shè)計(jì)一個(gè)FIR濾波器。Altera DSP Builder是連接Simulink和QuartusⅡ開(kāi)發(fā)軟件的DSP開(kāi)發(fā)工具。在DSP
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Altera為SOPC Builder工具推出32位V1 ColdFire軟核

　　為幫助系統(tǒng)級(jí)設(shè)計(jì)人員在FPGA軟核處理器上有更多的選擇，Altera公司(NASDAQ: ALTR)今天宣布，F(xiàn)reescale將為SOPC Builder工具推出32位V1 ColdFire軟核。為迅速方便的使用Altera® Cyclone® III FPGA建立系統(tǒng)級(jí)設(shè)計(jì)，設(shè)計(jì)人員現(xiàn)在使用SOPC Builder工具時(shí)，可以選擇Freescale®、ARM®或者Altera軟核處理器以及50多種其他的知識(shí)產(chǎn)權(quán)(IP)模塊。　　SOPC Builder是獨(dú)特的A
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基于DSP Builder的VGA接口設(shè)計(jì)

引言　　隨著電子技術(shù)的發(fā)展，VGA(視頻圖形陣列)接口出現(xiàn)在很多嵌入式平臺(tái)上，用于圖像信息的實(shí)時(shí)顯示等。在某些情況下，設(shè)計(jì)者希望通過(guò)普通的顯示器或投影儀觀測(cè)FPGA內(nèi)部的一些矢量信號(hào)，即把帶VGA接口的顯示器當(dāng)作示波器使用等，這就需要對(duì)數(shù)據(jù)進(jìn)行處理，使之能夠在顯示器上實(shí)時(shí)顯示。　　本文基于DSP Builder的VGA接口設(shè)計(jì)方法，對(duì)VGA接口時(shí)序和系統(tǒng)設(shè)計(jì)需求進(jìn)行了介紹，并在硬件平臺(tái)下實(shí)現(xiàn)一維與二維信號(hào)的顯示。　　VGA接口標(biāo)準(zhǔn) 　　VGA顯像原理　　顯示器通過(guò)光柵掃描的方
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基于DSP Builder的VGA接口設(shè)計(jì)

　　摘要：本文給出了基于Altera DSP Builder平臺(tái)下VGA接口的系統(tǒng)級(jí)設(shè)計(jì)方法。該接口模塊可利用NiosⅡ進(jìn)行靈活地控制和配置。文中在CycloneⅡ DSP平臺(tái)上實(shí)現(xiàn)了該設(shè)計(jì)并驗(yàn)證了設(shè)計(jì)的有效性。　　關(guān)鍵詞：VGA;DSP Builder;SOPC;行頻;場(chǎng)頻　　引言　　隨著電子技術(shù)的發(fā)展，VGA(視頻圖形陣列)接口出現(xiàn)在很多嵌入式平臺(tái)上，用于圖像信息的實(shí)時(shí)顯示等。在某些情況下，設(shè)計(jì)者希望通過(guò)普通的顯示器或投影儀觀測(cè)FPGA內(nèi)部的一些矢量信號(hào)，即把帶VGA接口的顯示器當(dāng)作示波
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) ：VGA DSP Builder 行頻 MCU和嵌入式微處理器

應(yīng)用SoPC Builder開(kāi)發(fā)電子系統(tǒng)

摘要：本文從系統(tǒng)總線設(shè)計(jì)、用戶自定義指令和FPGA協(xié)處理器的應(yīng)用這三個(gè)方面詳細(xì)介紹了如何應(yīng)用SoPC設(shè)計(jì)思想和SoPC Builder工具來(lái)開(kāi)發(fā)電子系統(tǒng)。通過(guò)應(yīng)用SoPC Builder開(kāi)發(fā)工具，設(shè)計(jì)者可以擺脫傳統(tǒng)的、易于出錯(cuò)的軟硬件設(shè)計(jì)細(xì)節(jié)，從而達(dá)到加快項(xiàng)目開(kāi)發(fā)、縮短開(kāi)發(fā)周期、節(jié)約開(kāi)發(fā)成本的目的。關(guān)鍵詞：SoPC；SoPC Builder；FPGA 引言隨著技術(shù)的進(jìn)一步發(fā)展，SoC設(shè)計(jì)面臨著一些諸如如何進(jìn)行軟硬件協(xié)同設(shè)計(jì)，如何縮短電子產(chǎn)品開(kāi)發(fā)周
關(guān)鍵字： SoPC Builder FPGA 軟硬件設(shè)計(jì) 系統(tǒng)總線其他IC 制程