首頁(yè)　 資訊　 商機(jī) 　 下載　 拆解 　 高校　 招聘 　 雜志　 會(huì)展　 EETV　 百科 　 問(wèn)答　 電路圖　 工程師手冊(cè) 　 Datasheet　 100例 　 活動(dòng)中心　 E周刊閱讀 　 樣片申請(qǐng)
EEPW首頁(yè) >> 主題列表 >> cadence reality

Cadence推出面向最新的Cadence® Virtuoso®平臺(tái)版本的晶圓廠設(shè)計(jì)工具包

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司與半導(dǎo)體晶圓廠UMC公司宣布推出面向最新的Cadence® Virtuoso®定制設(shè)計(jì)平臺(tái)(IC6.1)版本的UMC 65納米晶圓廠設(shè)計(jì)工具包(FDKs)。這一工具包將為設(shè)計(jì)師提供邏輯/模擬模式65納米標(biāo)準(zhǔn)性能(SP)和邏輯/模擬模式65納米低漏電(LL)工藝。Cadence Virtuoso技術(shù)有助于加速、混合信號(hào)和RF器件的精確芯片設(shè)計(jì)。 　　“這種65納米R(shí)F設(shè)計(jì)工具包的推出將會(huì)幫助我們的客戶更快地意識(shí)到我們的經(jīng)過(guò)產(chǎn)品驗(yàn)證的65納米SP 和RF LL技
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機(jī)  Cadence  UMC  晶圓  

采用創(chuàng)新思維，Cadence新工具讓45nm IC量產(chǎn)提速！

  • 　　45nm節(jié)點(diǎn)被稱為IC設(shè)計(jì)的分水嶺，因?yàn)樵谶@一節(jié)點(diǎn)，不僅半導(dǎo)體材料特性、光刻技術(shù)已經(jīng)接近極限，而且EDA工具也要面臨更高層次抽象、創(chuàng)新平臺(tái)、DFM、多電源域等諸多新挑戰(zhàn)，針對(duì)這一節(jié)點(diǎn)上的EDA工具開(kāi)發(fā)需要更多創(chuàng)新的思維和策略。因?yàn)樘魬?zhàn)很多，所以業(yè)界人士對(duì)45nm的芯片設(shè)計(jì)和制造未來(lái)憂心忡忡。不過(guò)，欣喜的是，在9月11日硅谷的CDNLive!用戶會(huì)議上，Cadence向領(lǐng)先的半導(dǎo)體設(shè)計(jì)者和經(jīng)理們展示了自己的45nm設(shè)計(jì)流程。其對(duì)應(yīng)的產(chǎn)品Cadence Encounter數(shù)字設(shè)計(jì)平臺(tái)因采用了創(chuàng)新的思維和策
  • 關(guān)鍵字： 創(chuàng)新思維  Cadence  45nm  IC量產(chǎn)  MCU和嵌入式微處理器  

FARADAY選擇CADENCE VOLTAGESTORM用于高級(jí)65納米低功耗簽收

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司與領(lǐng)先的ASIC和硅智產(chǎn)(SIP)無(wú)晶圓IC設(shè)計(jì)公司智原科技宣布智原已經(jīng)采用Cadence® VoltageStorm® 功率分析技術(shù)進(jìn)行低功耗簽收，并支持智原的尖端低功耗設(shè)計(jì)。智原使用VoltageStorm的靜態(tài)和動(dòng)態(tài)功率分析檢驗(yàn)其高級(jí)低功耗設(shè)計(jì)技術(shù)，包括功率門(mén)控、去耦合電容優(yōu)化和多電源多電壓(MSMV)規(guī)劃。 　　智原有一套現(xiàn)成的功率分析解決方案，目前已經(jīng)成功發(fā)展到90納米級(jí)別。不過(guò)由于意識(shí)到了65納米及以下級(jí)別低功耗簽收帶來(lái)的新技術(shù)挑戰(zhàn)，智原對(duì)目前市
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機(jī)  Cadence  IC  ASIC  MCU和嵌入式微處理器  

CADENCE公布新的RF技術(shù)簡(jiǎn)化納米級(jí)無(wú)線設(shè)備芯片的設(shè)計(jì)

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司宣布推出Virtuoso Passive Component Designer，這是一種面向電感、變壓器和傳輸線設(shè)計(jì)、分析與建模的完整流程。這種新技術(shù)讓模擬與RF設(shè)計(jì)師能夠輕易掌握無(wú)源元件的設(shè)計(jì)，迅速開(kāi)發(fā)出復(fù)雜的無(wú)線SoC和RFIC。Virtuoso Passive Component Designer從感應(yīng)系數(shù)、Q值和頻率等設(shè)計(jì)規(guī)范開(kāi)始，幫助設(shè)計(jì)師為他們的特定應(yīng)用和工藝技術(shù)自動(dòng)生成最適宜的感應(yīng)器件，實(shí)現(xiàn)更高的性能和更小的面積。內(nèi)置的精確3D全波解算器用于檢驗(yàn)生成的器件，不再
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機(jī)  CADENCE  RF  芯片  模擬IC  

Cadence低功耗解決方案加快無(wú)線設(shè)備的開(kāi)發(fā)速度

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司，宣布G2 Microsystems已經(jīng)使用Cadence®低功耗解決方案開(kāi)發(fā)了創(chuàng)新的無(wú)線移動(dòng)跟蹤設(shè)備。這種完整、集成的且易用的流程，基于Si2標(biāo)準(zhǔn)的通用功率格式(CPF)，讓G2 Microsystems能夠?qū)崿F(xiàn)更快上市以及超低功耗的目標(biāo)。 　　G2 Microsystems總部位于加州坎貝爾市，專門(mén)設(shè)計(jì)和制造超低功耗、特定用途的Wi-Fi解決方案，用于實(shí)時(shí)方位跟蹤、無(wú)線傳感、移動(dòng)設(shè)備和資產(chǎn)跟蹤標(biāo)識(shí)等用途。該公司利用其低功耗Wi-Fi專業(yè)技術(shù)以及全面應(yīng)用Caden
  • 關(guān)鍵字： 通訊  無(wú)線  網(wǎng)絡(luò)  Cadence  無(wú)線設(shè)備  無(wú)線網(wǎng)絡(luò)  

SMIC推出基于CPF的CADENCE 低功耗數(shù)字參考流程

  • 　　中芯國(guó)際集成電路制造有限公司與Cadence設(shè)計(jì)系統(tǒng)有限公司，今天宣布 SMIC 正推出一種基于通用功率格式 (CPF) 的90納米低功耗數(shù)字參考流程，以及兼容 CPF 的庫(kù)。SMIC 還宣布其已經(jīng)加盟功率推進(jìn)聯(lián)盟 (PFI)。 　　這種新流程使用了由 SMIC 開(kāi)發(fā)的知識(shí)產(chǎn)權(quán)，并應(yīng)用了 Cadence 設(shè)計(jì)系統(tǒng)有限公司 (Nasdaq: CDNS) 的低功耗解決方案，其設(shè)計(jì)特點(diǎn)是可提高生產(chǎn)力、管理設(shè)計(jì)復(fù)雜性，并縮短上市時(shí)間。這種流程是 Cadence 與 SMIC 努力合作的結(jié)晶，進(jìn)一步強(qiáng)化了彼此
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機(jī)  中芯國(guó)際  CPF  CADENCE  MCU和嵌入式微處理器  

CADENCE與NXP簽訂為時(shí)數(shù)年的戰(zhàn)略協(xié)議

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司與飛利浦創(chuàng)辦的獨(dú)立公司NXP半導(dǎo)體，今天宣布他們已經(jīng)簽訂一項(xiàng)為時(shí)數(shù)年的戰(zhàn)略協(xié)議，改協(xié)議將Cadence®定位為NXP的首選電子設(shè)計(jì)自動(dòng)化(EDA)解決方案合作伙伴。 　　此次與Cadence加強(qiáng)戰(zhàn)略合作的舉動(dòng)將會(huì)讓NXP簡(jiǎn)化其供應(yīng)鏈，并通過(guò)穩(wěn)定而可靠的自動(dòng)化集成電路(IC)設(shè)計(jì)及驗(yàn)證產(chǎn)品提高其運(yùn)作效率。此舉是兩家公司超過(guò)15年的合作關(guān)系史上的一座重要的里程碑。 　　本協(xié)議為Cadence和NXP提供了一個(gè)框架，以開(kāi)發(fā)和開(kāi)展需要的IC設(shè)計(jì)和設(shè)計(jì)驗(yàn)證方法學(xué)，從而進(jìn)一步
  • 關(guān)鍵字： 消費(fèi)電子  CADENCE  NXP  IC  消費(fèi)電子  

Cadence發(fā)布了一系列用于加快數(shù)字系統(tǒng)級(jí)芯片的新設(shè)計(jì)產(chǎn)品

  • Cadence設(shè)計(jì)系統(tǒng)公司布了一系列用于加快數(shù)字系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)制造的新設(shè)計(jì)產(chǎn)品。這些新功能包含在高級(jí)Cadence®SoC與定制實(shí)現(xiàn)方案中，為設(shè)計(jì)階段中關(guān)鍵的制造變化提供了“設(shè)計(jì)即所得” (WYDIWYG)的建模和優(yōu)化。這可以帶來(lái)根據(jù)制造要求靈活調(diào)整的物理實(shí)現(xiàn)和簽收能力，便于晶圓廠的簽收。 今天在硅谷的CDNLive!用戶會(huì)議上，Cadence向領(lǐng)先的半導(dǎo)體設(shè)計(jì)者和經(jīng)理們展示了自己的45nm設(shè)計(jì)流程。其對(duì)應(yīng)的產(chǎn)品Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)7.1版本將
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機(jī)  Cadence  數(shù)字系統(tǒng)  芯片  嵌入式  

Cadence的新“錦囊”減少了采用功能驗(yàn)證方法學(xué)的風(fēng)險(xiǎn)和時(shí)間

  • Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布了面向無(wú)線和消費(fèi)電子系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)的業(yè)界最全面的商用的驗(yàn)證錦囊，幫助工程師們采用先進(jìn)的驗(yàn)證技術(shù)，減少風(fēng)險(xiǎn)和應(yīng)用難度，以滿足上市時(shí)間要求。 Cadence® SoC功能驗(yàn)證錦囊提供了一種經(jīng)過(guò)驗(yàn)證的端到端方法學(xué)，它從模塊級(jí)驗(yàn)證延伸至芯片和系統(tǒng)級(jí)高級(jí)驗(yàn)證，并包含用于實(shí)現(xiàn)和管理的自動(dòng)化方法學(xué)。該錦囊可提供完整的實(shí)例驗(yàn)證規(guī)劃、事務(wù)級(jí)和時(shí)序精確的模型、設(shè)計(jì)和驗(yàn)證IP、腳本和庫(kù)文件——它們都在無(wú)線領(lǐng)域的一些具有代表性的設(shè)計(jì)上得到了驗(yàn)證，并提供實(shí)用的技術(shù)
  • 關(guān)鍵字： 消費(fèi)電子  Cadence  消費(fèi)電子  

Cadence與Mentor Graphics通過(guò)SystemVerilog驗(yàn)證方法學(xué)實(shí)現(xiàn)協(xié)作

  • Cadence設(shè)計(jì)系統(tǒng)公司與Mentor Graphics Corp.宣布他們將會(huì)讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標(biāo)準(zhǔn)的驗(yàn)證方法學(xué)標(biāo)準(zhǔn)化。開(kāi)放式驗(yàn)證方法學(xué)（Open Verification Methodology, OVM）將會(huì)面向設(shè)計(jì)師和驗(yàn)證工程師帶來(lái)一種不受工具約束的解決方案，促進(jìn)數(shù)據(jù)的可移植性和可互用性。它實(shí)現(xiàn)了SystemVerilog的承諾，擁有基于驗(yàn)證IP（VIP）
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機(jī)  CADENCE  MENTOR  GRAPHICS  嵌入式  

Cadence與中芯國(guó)際推出射頻工藝設(shè)計(jì)工具包

  • Cadence設(shè)計(jì)系統(tǒng)公司和中芯國(guó)際共同宣布，一個(gè)支持射頻設(shè)計(jì)方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包(PDK)已成功通過(guò)驗(yàn)證，正式進(jìn)入中國(guó)射頻集成電路設(shè)計(jì)市場(chǎng)。其驗(yàn)證包括代表性設(shè)計(jì)IP的硅交互作用測(cè)試，如PLLs，集中于仿真結(jié)果和快速設(shè)計(jì)寄生。 新方案使中國(guó)無(wú)線芯片設(shè)計(jì)者可得到必要的設(shè)計(jì)軟件和方法學(xué)，以達(dá)到確保符合設(shè)計(jì)意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測(cè)設(shè)計(jì)周期。作為合作方，為了普遍推廣，Cad
  • 關(guān)鍵字： 消費(fèi)電子  嵌入式系統(tǒng)  單片機(jī)  Cadence  中芯國(guó)際  

Cadence與中芯國(guó)際推出射頻工藝設(shè)計(jì)工具包

  • Cadence設(shè)計(jì)系統(tǒng)公司和中芯國(guó)際，共同宣布，一個(gè)支持射頻設(shè)計(jì)方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包(PDK)已成功通過(guò)驗(yàn)證，正式進(jìn)入中國(guó)射頻集成電路設(shè)計(jì)市場(chǎng)。其驗(yàn)證包括代表性設(shè)計(jì)IP的硅交互作用測(cè)試，如PLLs，集中于仿真結(jié)果和快速設(shè)計(jì)寄生。 新方案使中國(guó)無(wú)線芯片設(shè)計(jì)者可得到必要的設(shè)計(jì)軟件和方法學(xué)，以達(dá)到確保符合設(shè)計(jì)意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測(cè)設(shè)計(jì)周期。作為合作方，為了普遍推廣，Ca
  • 關(guān)鍵字： 通訊  無(wú)線  網(wǎng)絡(luò)  Cadence  中芯國(guó)際  射頻工藝  

Cadence將SiP技術(shù)擴(kuò)展至最新的定制及數(shù)字設(shè)計(jì)流程

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司宣布，Cadence® SiP（系統(tǒng)級(jí)封裝）技術(shù)現(xiàn)已同最新版的Cadence Virtuoso® 定制設(shè)計(jì)及Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)集成，帶來(lái)了顯著的全新設(shè)計(jì)能力和生產(chǎn)力的提升。通過(guò)與Cadence其它平臺(tái)產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內(nèi)，Cadence提供了領(lǐng)先的SiP設(shè)計(jì)技術(shù)。該項(xiàng)新的Cadence SiP技術(shù)提供了一個(gè)針對(duì)自動(dòng)化、集成、可靠性及可重復(fù)性進(jìn)行過(guò)程優(yōu)化的專家級(jí)
  • 關(guān)鍵字： Cadence  SiP  

Tensilica設(shè)計(jì)流程支持Cadence Encounter RTL Compiler工具

  • 　　Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開(kāi)始支持Cadence公司Encounter RTL Compiler進(jìn)行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設(shè)計(jì)出更小、更快且更低功耗的微處理器產(chǎn)品。 　　作為Cadence OpenChoice IP計(jì)劃成員之一，Tensilica結(jié)合Encounter RTL Compiler和其市
  • 關(guān)鍵字： Cadence  Tensilica  設(shè)計(jì)流程  

Cadence新的Allegro平臺(tái)變革下一代PCB設(shè)計(jì)生產(chǎn)力

  • Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布Cadence®Allegro®系統(tǒng)互連設(shè)計(jì)平臺(tái)針對(duì)印刷電路板（PCB）設(shè)計(jì)進(jìn)行的全新產(chǎn)品和技術(shù)增強(qiáng).改進(jìn)后的平臺(tái)為約束驅(qū)動(dòng)設(shè)計(jì)提供了重要的新功能，向IC、封裝和板級(jí)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)團(tuán)隊(duì)提供新技術(shù)和增強(qiáng)以提升易用性、生產(chǎn)率和協(xié)作能力，從而為PCB設(shè)計(jì)工程師樹(shù)立了全新典范。  “隨著供電電壓下降和電流需要增加，在設(shè)計(jì)PCB系統(tǒng)上的功率提交網(wǎng)絡(luò)(Power Delivery Network)過(guò)程中必須考慮封裝和IC特性,”華為公司SI經(jīng)
  • 關(guān)鍵字： Allegro  Cadence  PCB  消費(fèi)電子  PCB  電路板  消費(fèi)電子  
共358條 20/24 |‹ « 15 16 17 18 19 20 21 22 23 24 »

cadence reality介紹

您好，目前還沒(méi)有人創(chuàng)建詞條cadence reality!
歡迎您創(chuàng)建該詞條，闡述對(duì)cadence reality的理解，并與今后在此搜索cadence reality的朋友們分享。    創(chuàng)建詞條

熱門(mén)主題

樹(shù)莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì)員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國(guó)際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號(hào)-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473