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Cadence與TSMC推出65納米混合信號/射頻參考設(shè)計

  • 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(Nasdaq: CDNS)與全球最大的專業(yè)積體電路制造服務(wù)公司-臺灣積體電路制造股份有限公司(TWSE: 2330 , NYSE: TSM) (以下簡稱臺積公司)今日共同宣布推出業(yè)界第一款的混合信號/射頻參考設(shè)計”錦囊”(MS/RF RDK)。這款錦囊采用Cadence? Virtuoso?混合信號技術(shù)研發(fā)完成，可提供矽芯片特性行為模型(silicon-characterized behavioral mode
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Cadence擴大在中國的渠道伙伴網(wǎng)絡(luò)

  • 　　全球設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天宣布上海東好科技發(fā)展有限公司(東好科技)已正式加盟Cadence®渠道伙伴計劃，成為一家增值代理商(VAR)。這一合作讓專注于中國EDA軟件先進技術(shù)與服務(wù)的東好科技能夠為國內(nèi)設(shè)計師提供更豐富的途徑使用Cadence Allegro® PCB與IC封裝工具和技術(shù)。東好科技加入渠道伙伴計劃后，Cadence擴大了滿足中國本地設(shè)計團隊客戶需求的能力，并加強了其對全球客戶提供支持的承諾。 　　“我們很自豪也很興奮能夠成為Caden
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Cadence與NEC電子宣布開發(fā)出V850的System LSI原型

  • 　　Cadence設(shè)計系統(tǒng)公司和NEC電子公司，宣布開發(fā)出NEC電子公司基于業(yè)界最先進水平的V850™的System LSI的原型。它是在Cadence最新的Encounter數(shù)字實現(xiàn)系統(tǒng)(Encounter Digital Implementation System)8.1版本的支持下實現(xiàn)的。 NEC電子開發(fā)出其LSI下一代的CPU核，成功地降低了50%的設(shè)計周期(TAT)，同時在整個設(shè)計流程后端包含了完全的全多模多角分析和優(yōu)化。 　　自1996年4月推出第一款帶V850核心的單芯片微控制
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Cadence 端對端解決方案助華亞微實現(xiàn)一次性芯片成功

  • 　　【中國上海，2009年3月23日】- 全球設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，今天宣布世界級數(shù)字電視與視頻處理解決方案系統(tǒng)級芯片IC供應(yīng)商華亞微電子有限公司 ( 華亞微 )已經(jīng)實現(xiàn)一次性芯片成功，目前已經(jīng)將一個面向液晶電視市場的0.162微米系統(tǒng)級芯片設(shè)計投入量產(chǎn)，實現(xiàn)了超過10%的尺寸縮減程度。 　　華亞微在選擇了Cadence作為其首要的EDA供應(yīng)商，并采用Cadence端到端企業(yè)解決方案后實現(xiàn)了此次成功，為高清電視、機頂盒和多媒體市場提供高性能芯片。該公
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Cadence助力亞微實現(xiàn)一次性芯片成功

  • 【中國上海，2009年3月23日】Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)，今天宣布世界級數(shù)字電視與視頻處理解決方案系...
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利用Cadence PCB SI分析特性阻抗變化因素

  • 1、概要　　在進行PCB SI的設(shè)計時，理解特性阻抗是非常重要的。這次，我們對特性阻抗進行基礎(chǔ)說明之外，還說明Allegro的阻抗計算原理以及各參數(shù)和阻抗的關(guān)系。2、什么是特性阻抗？2.1　傳送線路的電路特性　　在高頻
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Cadence端到端方案為UPEK整合芯片流程

采用高級節(jié)點ICs實現(xiàn)從概念到推向消費者的最快途徑(08-100)

  • 　　在一個依靠消費者對更精密產(chǎn)品的需求越來越高的市場里，半導(dǎo)體公司正在迅速地向45納米、以及更小的高級工藝節(jié)點發(fā)展。這些技術(shù)帶來了芯片質(zhì)量和性能的大大提升，在系統(tǒng)級芯片上實現(xiàn)了更高級的復(fù)雜應(yīng)用功能整合程度。然而，隨著更多的設(shè)計進化到高級技術(shù)，半導(dǎo)體公司面臨的設(shè)計挑戰(zhàn)也在激增，無法確保迅速量產(chǎn)的風(fēng)險也在提高。
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Cadence：中國IC設(shè)計發(fā)展機遇“千載難逢”

  •         在經(jīng)歷了去年廣受矚目的收購風(fēng)波之后，很長一段時間人們都對Cadence的前途感到憂心忡忡。而在Michael Fister黯然離職后，這種擔(dān)心被進一步的放大了。不過，目前看來這種擔(dān)心似乎是多慮了——Cadence亞太區(qū)總裁兼全球副總裁居龍不久前表示，其所屬的這家公司目前財務(wù)狀況良好。在歲末年初之時，他用一個“變”字來概括Cadence在2008年的表現(xiàn)。并表示新年Caden
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Cadence 公布新一代并行電路仿真器，用于復(fù)雜模擬與混合信號IC設(shè)計的驗證

  • 　　【加州圣荷塞2008年12月16日】全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節(jié)點中最大型與最復(fù)雜的模擬與混合信號設(shè)計。作為Cadence多模式仿真解決方案（Cadence Multi-
  • 關(guān)鍵字： Cadence  電路仿真器  

Cadence 公布新一代并行電路仿真器，用于復(fù)雜模擬與混合信號IC設(shè)計的驗證

  • 　　【加州圣荷塞2008年12月16日】全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節(jié)點中最大型與最復(fù)雜的模擬與混合信號設(shè)計。作為Cadence多模式仿真解決方案（Cadence Multi-
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Cadence推出全新的指標(biāo)驅(qū)動型驗證方法學(xué)和解決方案

  • 　　Cadence設(shè)計系統(tǒng)公司宣布對其企業(yè)級驗證解決方案進行大幅度改良，這項舉措將會幫助項目與計劃負(fù)責(zé)人更好地管理復(fù)雜的驗證項目，從規(guī)格到閉合的整個過程都會有更高的透明度。通過這些改良，項目經(jīng)理可以更為輕松地創(chuàng)建驗證計劃，提高其所管理項目指標(biāo)的范圍與可調(diào)整性，并獨有地結(jié)合形式驗證、測試環(huán)境模擬與驗證加速指標(biāo)，以便于綜合驗證流程管理。這些新能力可以創(chuàng)造出更高質(zhì)量的產(chǎn)品、更有效率的多專家驗證團隊，并提高項目可預(yù)測性。 　　人們通常采用的融合驅(qū)動型驗證（CDV）方法學(xué)，如開放式驗證方法學(xué)（OVM）和e 復(fù)用方
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CADENCE推出面向半導(dǎo)體設(shè)計的SaaS解決方案

  • 　　Cadence設(shè)計系統(tǒng)公司宣布推出為半導(dǎo)體設(shè)計而準(zhǔn)備的服務(wù)式軟件（SaaS）。這些通過實際制造驗證的、隨時可用的設(shè)計環(huán)境，可以通過互聯(lián)網(wǎng)訪問，讓設(shè)計團隊可以迅速提高生產(chǎn)力，并降低風(fēng)險和成本。Cadence Hosted Design Solutions可用于定制IC設(shè)計、邏輯設(shè)計、物理設(shè)計、高級低功耗、功能驗證和數(shù)字實現(xiàn)。 　　Cadence Hosted Design Solutions通過提供集成的EDA軟件套件以及相關(guān)的IT基礎(chǔ)架構(gòu)、計算、存儲與安全網(wǎng)絡(luò)功能，帶來了一個完整的解決方案堆棧。&q
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Cadence推出芯片封裝設(shè)計軟件SPB 16.2版本

  • 　　Cadence設(shè)計系統(tǒng)公司近日發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計周期縮減和DFM驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計師的效率。 　　設(shè)計團隊將會看到，新規(guī)則和約束導(dǎo)向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計方法學(xué)問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總
  • 關(guān)鍵字： Cadence  SPB  芯片封裝  SiP  

Cadence推出SPB 16.2版本應(yīng)對小型化產(chǎn)品設(shè)計挑戰(zhàn)

  • 　　Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計周期縮減和DFM驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計師的效率。 　　設(shè)計團隊將會看到，新規(guī)則和約束導(dǎo)向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計方法學(xué)問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大
  • 關(guān)鍵字： 封裝  設(shè)計  Cadence  SPB  
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