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基于FPGA的SoftSerdes設(shè)計(jì)與實(shí)現(xiàn)

  • 引言 在高速源同步應(yīng)用中，時(shí)鐘數(shù)據(jù)恢復(fù)是基本的方法。最普遍的時(shí)鐘恢復(fù)方法是利用數(shù)字時(shí)鐘模塊(DCM、)產(chǎn)生的多相位時(shí)鐘對(duì)輸入的數(shù)據(jù)進(jìn)行過(guò)采樣。但是由于DCM的固有抖動(dòng)，在頻率很高時(shí)，利用DCM作為一種數(shù)據(jù)恢復(fù)的
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基于高端FPGA的IC驗(yàn)證平臺(tái)的PI分析

  • 1 引言
    大多數(shù)非FPGA類(lèi)型的、高密度IC(如CPU)對(duì)去耦電容都有非常明確的要求。由于這些器件僅為執(zhí)行特定的任務(wù)而設(shè)計(jì)，所以其電源電流需求是固定的，僅在一定范圍內(nèi)有所波動(dòng)。 然而，F(xiàn)PGA不具備這種
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雷達(dá)視頻積累算法在FPGA上的實(shí)現(xiàn)


  • 1 引 言由于雷達(dá)所處的環(huán)境的復(fù)雜性，除了地物、云雨、鳥(niǎo)群等干擾外，還可能來(lái)自臨近的雷達(dá)異步干擾、電臺(tái)干擾等。所有的干擾，經(jīng)過(guò)接收機(jī)進(jìn)入信號(hào)處理機(jī)，雖然經(jīng)過(guò)了中頻信號(hào)的處理，但還可能有殘余。因
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FPGA在智能壓力傳感器系統(tǒng)中的應(yīng)用設(shè)計(jì)

  • 0引言傳統(tǒng)氣體壓力測(cè)量?jī)x器的傳感器部分與數(shù)據(jù)采集系統(tǒng)是分離的，抗干擾的能力較差，并且通常被測(cè)對(duì)...
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基于FPGA的智能溫度采集控制器

  • 摘要：溫度的監(jiān)測(cè)與控制，對(duì)于工業(yè)生產(chǎn)的發(fā)展有著非常重要的意義。分析并設(shè)計(jì)了基于數(shù)字化一線(xiàn)總線(xiàn)技術(shù)的智能溫度測(cè)控系統(tǒng)。本系統(tǒng)采用FPGA實(shí)現(xiàn)一個(gè)溫度采集控制器，用于傳感器和上位機(jī)的連接，并采用微軟公司的Visu
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采用FPGA和DSP直接控制硬盤(pán)實(shí)現(xiàn)存儲(chǔ)控制的方法

  • 摘 要 介紹了采用FPGA和DSP直接控制硬盤(pán)進(jìn)行數(shù)據(jù)存儲(chǔ)的方法，并采用一片F(xiàn)IFO作為數(shù)據(jù)緩存，能夠滿(mǎn)足80Khz數(shù)據(jù)采樣率系統(tǒng)的存盤(pán)要求。 關(guān)鍵詞 FPGA；DSP；硬盤(pán)；數(shù)據(jù)存儲(chǔ) 1　引言 數(shù)據(jù)存儲(chǔ)是數(shù)據(jù)采集過(guò)程中
  • 關(guān)鍵字： FPGA  DSP  直接控制  硬盤(pán)    

基于CPLD的異步ASI/SDI信號(hào)電復(fù)接光傳輸設(shè)備的設(shè)計(jì)

  • 基于CPLD的異步ASI/SDI信號(hào)電復(fù)接光傳輸設(shè)備的設(shè)計(jì)使用了最新的ASI/SDI信號(hào)電復(fù)接/分接技術(shù)，可以實(shí)現(xiàn)兩路信號(hào)的時(shí)分復(fù)用傳輸，替代了以往以波分復(fù)用技術(shù)為基礎(chǔ)的多路異步信號(hào)傳輸模式，大大節(jié)省了生產(chǎn)成本，使產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力進(jìn)一步提高。
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利用基于SystemC/TLM的方法學(xué)進(jìn)行IP開(kāi)發(fā)和FPGA建模

  • 隨著系統(tǒng)級(jí)芯片技術(shù)的出現(xiàn)，設(shè)計(jì)規(guī)模正變得越來(lái)越大，因而變得非常復(fù)雜，同時(shí)上市時(shí)間也變得更加苛刻。通常RTL已經(jīng)不足以擔(dān)當(dāng)這一新的角色。上述這些因素正驅(qū)使設(shè)計(jì)師開(kāi)發(fā)新的方法學(xué)，用于復(fù)雜IP(硬件和軟件)以及復(fù)雜
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基于FPGA的可層疊組合式SoC原型系統(tǒng)設(shè)計(jì)

  • 為解決單片F(xiàn)PGA無(wú)法滿(mǎn)足復(fù)雜SoC原型驗(yàn)證所需邏輯資源的問(wèn)題，設(shè)計(jì)了一種可層疊組合式超大規(guī)模SoC驗(yàn)證系統(tǒng)。該系統(tǒng)采用了模塊化設(shè)計(jì)，通過(guò)互補(bǔ)連接器和JTAG控制電路，支持最多5個(gè)原型模塊的層疊組合,最多可提供2 500萬(wàn)門(mén)邏輯資源。經(jīng)本系統(tǒng)驗(yàn)證的地面數(shù)字電視多媒體廣播基帶調(diào)制芯片(BHDTMBT1006)已成功流片。
  • 關(guān)鍵字： FPGA  SoC  層疊  組合式    

對(duì)FPGA中SPI復(fù)用配置的編程方法的研究

  • SPI(SerialPeripheralInteRFace，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線(xiàn)，在芯片的引腳上...
  • 關(guān)鍵字： FPGA  SPI  復(fù)用配置  存儲(chǔ)器  

用FPGA動(dòng)態(tài)探頭與數(shù)字VSA對(duì)DSP設(shè)計(jì)實(shí)時(shí)分析

  • 用FPGA動(dòng)態(tài)探頭與數(shù)字VSA對(duì)DSP設(shè)計(jì)實(shí)時(shí)分析,　　隨著 FPGA 在數(shù)字通信設(shè)計(jì)領(lǐng)域（蜂窩基站、衛(wèi)星通信和雷達(dá)）的高性能信號(hào)處理電路中成為可行的選擇,分析和調(diào)試工具必須包括能幫助您在最短時(shí)間內(nèi)得到電路最佳性能的新技術(shù)?！　‰m然現(xiàn)在已經(jīng)有多種連接仿真與射頻
  • 關(guān)鍵字： 設(shè)計(jì)  實(shí)時(shí)  分析  DSP  VSA  動(dòng)態(tài)  探頭  數(shù)字  FPGA  

一種基于CPLD的單片機(jī)與PCI接口設(shè)計(jì)解決方案

  • 0 引言　　8位單片機(jī)在嵌入式系統(tǒng)中應(yīng)用廣泛,然而讓它直接與PCI總線(xiàn)設(shè)備打交道卻有其固有缺陷。8位單片機(jī)只有16位地址線(xiàn),8位數(shù)據(jù)端口,而PCI總線(xiàn)2.0規(guī)范中,除了有32位地址數(shù)據(jù)復(fù)用AD[3～0]外,還有FRAME、IRDY、TRDY等
  • 關(guān)鍵字： 設(shè)計(jì)  解決方案  接口  PCI  CPLD  單片機(jī)  基于  

一種出租車(chē)計(jì)價(jià)器的FPGA設(shè)計(jì)方案及應(yīng)用

采用中檔FPGA設(shè)計(jì)面向PCI Express系統(tǒng)的解決方案

  • 本文將探討PCI標(biāo)準(zhǔn)的局限性，以及下一代PCI Express是如何以節(jié)約成本的方式得以實(shí)現(xiàn)的。
  • 關(guān)鍵字： Express  FPGA  PCI  系統(tǒng)    

FPGA的時(shí)鐘頻率同步原理研究與設(shè)計(jì)實(shí)現(xiàn)

  • 引言網(wǎng)絡(luò)化運(yùn)動(dòng)控制是未來(lái)運(yùn)動(dòng)控制的發(fā)展趨勢(shì)，隨著高速加工技術(shù)的發(fā)展，對(duì)網(wǎng)絡(luò)節(jié)點(diǎn)間的時(shí)間同步精度...
  • 關(guān)鍵字： FPGA  時(shí)鐘頻率同步  
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