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EEPW首頁 >> 主題列表 >> cpld／fpga

基于FPGA的Canny算法的硬件加速設計

  • 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線技術來對系統(tǒng)的結構改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結果表明經(jīng)過加速改進的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復雜圖像的邊緣。
  • 關鍵字： 流水線技術  圖像處理  FPGA  

一種可靠的FPGA動態(tài)配置方法及實現(xiàn)

  • 現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應用越來越廣泛。隨著通信系統(tǒng)的復雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領域,需要對FPGA程序進行加密存儲、動態(tài)升級。這里根據(jù)應用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領域具有一定的參考價值。
  • 關鍵字： 動態(tài)配置  FPGA  CPLD  

基于CPLD的QWERTY鍵盤設計

  • 文本信息用戶可能樂意以體積換取 QWERTY 鍵盤，因為文本輸入大為簡便了，而且兩個大拇指都可以用來輸入文本信息或數(shù)據(jù)。最近，有些手機生產(chǎn)商已經(jīng)推出了面向文本用戶的帶 QWERTY 鍵盤的手機。
  • 關鍵字： QWERTY鍵盤  GPIO  CPLD  

基于Java平臺的FPGA嵌入式系統(tǒng)設計

  • 傳統(tǒng)的嵌入式產(chǎn)品只能實現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現(xiàn)了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統(tǒng)，以實現(xiàn)系統(tǒng)對多種本地應用和網(wǎng)絡的支持。
  • 關鍵字： Java平臺  JNI  FPGA  

基于FPGA的雙振蕩電路定時器設計

  • 考慮沖擊環(huán)境下定時器會遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設計的雙振蕩定時器。此定時器能有效地解決爆破作業(yè)中延時雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時序比集成芯片更加容易控制。在FPGA實現(xiàn),該設計的定時精度達到納秒級,很好地滿足系統(tǒng)性能要求。本方法具有結構簡單、成本低、可靠性高、精度高等優(yōu)點。
  • 關鍵字： 定時器  納秒級  FPGA  

基于CPLD的頻率響應特性測試卡設計

  • 提出了一種基于CPLD的頻率響應特性測試卡設計方案,分析了DDS原理的CPLD實現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進行了設計驗證實驗,結果表明在逐點單頻測試狀態(tài)下,相位和幅值測量與標準儀器相比相位差小于0.5°,幅值差小于0.1dB。
  • 關鍵字： 頻率響應  DDS原理  CPLD  

基于歐氏算法的RS硬件解碼方案的FPGA實現(xiàn)

  • 在通信系統(tǒng)中應用廣泛。由于RS碼的譯碼復雜度高，數(shù)字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現(xiàn)，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現(xiàn)了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數(shù)可以根據(jù)需要靈活設置。
  • 關鍵字： RS編譯碼  差錯控制編碼技術  FPGA  

基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)

  • 本文結合實際應用需要，設計了基于復雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點及該系統(tǒng)軟、硬件設計和最后的性能評價。
  • 關鍵字： 數(shù)據(jù)采集系統(tǒng)  CCD  CPLD  

基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設計

  • 本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設計，該系統(tǒng)克服了模擬圖像監(jiān)控技術具有的弊端，在普通家庭、臨時性作業(yè)場所中具有很強的應用前景。這些領域一般對視頻傳輸指標的要求不一定很高，但要求便于攜帶，同時功耗較小(例如臨時性場合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點，可以有效地克服傳統(tǒng)的基于計算機的監(jiān)控系統(tǒng)的缺點。系統(tǒng)可做為一個智能部件“嵌入”到各種應用系統(tǒng)中，如將其配上網(wǎng)絡接口接上計算機系統(tǒng)，即可構成一個監(jiān)控網(wǎng)絡系統(tǒng)，是一種相對獨立的OEM部件。
  • 關鍵字： 圖像監(jiān)控系統(tǒng)  NiosII  FPGA  

基于DSP及CPLD的掘進機控制系統(tǒng)設計

  • 提出了一種基于DSP及CPLD的掘進機控制系統(tǒng)設計方案,介紹了系統(tǒng)總體設計、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設計。該系統(tǒng)采用CPLD實現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時間12μs,25路模擬信號每個采樣周期節(jié)省300μs;采用CPLD代替標準邏輯器件實現(xiàn)各種邏輯功能,簡化了硬件電路的設計,提高了控制系統(tǒng)集成度。實際應用表明,該系統(tǒng)能夠滿足掘進機正常生產(chǎn)的要求,具有較強的實時性和較高的可靠性。
  • 關鍵字： 掘進機控制系統(tǒng)  AD采樣  CPLD  

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號傳輸

  • 提出一種實時數(shù)字化光纖傳輸系統(tǒng)，該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A／D轉換器將輸入的模擬信號數(shù)字化，再用FPGA對數(shù)據(jù)進行處理，并通過光纖傳輸。同時，F(xiàn)PGA還控制A／D轉換器的工作。接收端用串行收發(fā)器TLK1501對接收數(shù)據(jù)進行解碼處理，還原有效信號。實驗表明，該系統(tǒng)實時性好、信號傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強，系統(tǒng)具有可行性和有效性。
  • 關鍵字： 高速數(shù)字信號傳輸  寬帶  FPGA  

基于FPGA的違章車輛視頻檢測系統(tǒng)

  • 近年來，ITS在城市交通管理方面得到了普遍應用，在緩解道路交通、防 范交通違章及事故發(fā)生等方面獲得了良好的效果。本文針對ITS應用，特別是電子警察系統(tǒng)的應用，提出了車輛違章視頻檢測方案，以適應ITS的發(fā)展需求。
  • 關鍵字： 車輛違章檢測  電子警察  FPGA  

基于FPGA的慢門限恒虛警處理電路設計及其仿真

  • 雷達信號的檢測多是在干擾背景下進行，如何從干擾中提取目標信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設備。恒虛警處理是雷達信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機熱噪聲，文中介紹一種基于FPGA嵌入式設計的慢門限恒虛警處理電路，給出了仿真模型及仿真結果，并已將其用于某檢測器中，取得了良好的經(jīng)濟效益。
  • 關鍵字： 慢門限恒虛警處理電路  內部噪聲  FPGA  

基于Xilinx FPGA的DCM動態(tài)重配置方法研究及實現(xiàn)

  • 介紹了Xilinx FPGA中DCM的結構和相關特性，提出了一種基于Xilinx FPGA的DCM動態(tài)重配置的原理方法，并給出了一個具體的實現(xiàn)系統(tǒng)。系統(tǒng)僅通過外部和Xilinx XC4VFX100相連的少數(shù)控制線，就可以在輸入100 MHz時鐘源的條件下，對DCM進行50～300 MHz范圍內準確、快速地變頻。本設計系統(tǒng)具有接口簡單、實時性強、穩(wěn)定性高等特點，目前已成功應用到某星載系統(tǒng)中。
  • 關鍵字： DCM配置  時鐘源  FPGA  

并行CRC算法在FPGA上的實現(xiàn)

  • 循環(huán)冗余碼校驗CRC（Cyclic Redundancy Check）廣泛用于通訊領域和數(shù)據(jù)存儲的數(shù)據(jù)檢錯?；贔PGA在通訊領域和數(shù)據(jù)存儲的應用越來越廣泛,CRC的編碼解碼模塊已經(jīng)是FPGA上的常用模塊了。采用超前位計算實現(xiàn)CRC在FPGA上的并行運算,通過實際應用證明該算法能有效實現(xiàn)硬件的速度與資源合理平衡。
  • 關鍵字： 數(shù)據(jù)檢錯  CRC  FPGA  
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