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基于D類功率放大的高效率音頻功率放大器設(shè)計(jì)

  • 為提高功放效率，以適應(yīng)現(xiàn)代社會(huì)高效、節(jié)能和小型化的發(fā)展趨勢(shì)，以D類功率放大器為核心，以單片機(jī)89C51和可編程邏輯器件（FPGA）進(jìn)行控制及時(shí)數(shù)據(jù)的處理，實(shí)現(xiàn)了對(duì)音頻信號(hào)的高效率放大。系統(tǒng)最大不失真輸出功率大于1 W,可實(shí)現(xiàn)電壓放大倍數(shù)1~20連續(xù)可調(diào)，并增加了短路保護(hù)斷電功能，輸出噪聲低。系統(tǒng)可對(duì)功率進(jìn)行計(jì)算顯示，具有4位數(shù)字顯示，精度優(yōu)于5%
  • 關(guān)鍵字： 音頻放大器  D類功率放大  FPGA  

基于PXI總線的航天設(shè)備測(cè)試用高精度恒流源的設(shè)計(jì)與實(shí)現(xiàn)

  • 給出了一種基于PXI總線的高精度恒流源的實(shí)現(xiàn)方法，介紹了其電路各個(gè)組成部分。測(cè)量結(jié)果其精度和分辨率均為15．7位，可應(yīng)用于要求高精度的測(cè)試系統(tǒng)。
  • 關(guān)鍵字： 高精度恒流源  PXI總線  FPGA  

基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
  • 關(guān)鍵字： 片內(nèi)振蕩器  SoC  CPLD  

基于CPLD的數(shù)字延遲線設(shè)計(jì)

  • 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
  • 關(guān)鍵字： 數(shù)字延遲線  延遲誤差  CPLD  

基于CPLD的CMI編碼的實(shí)現(xiàn)

  • 本文針對(duì)光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
  • 關(guān)鍵字： CMI編碼  光纖通信  CPLD  

基于FPGA的可配置判決反饋均衡器的設(shè)計(jì)

  • 在移動(dòng)通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時(shí)不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對(duì)付多徑干擾得措施。
  • 關(guān)鍵字： 無線數(shù)據(jù)通訊  可配置均衡器  FPGA  

基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案

  • 這里以CAN總線通信接口為例，詳細(xì)論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案。
  • 關(guān)鍵字： 光電隔離  CAN總線轉(zhuǎn)換器  FPGA  

借助MATLAB算法數(shù)學(xué)模型實(shí)現(xiàn)FPGA浮點(diǎn)定點(diǎn)轉(zhuǎn)換

  • 當(dāng)創(chuàng)建一個(gè) DSP 算法的數(shù)學(xué)模型時(shí)，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個(gè)算法轉(zhuǎn)換為在 FPGA 上實(shí)現(xiàn)的定點(diǎn)模型是一個(gè)復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動(dòng)化、加速和可視化功能中大大受益的過程。
  • 關(guān)鍵字： DSP算法  matlab  FPGA  

基于Xilinx FPGA的嵌入式Linux設(shè)計(jì)流程

  • 結(jié)合FPGA和Linux雙方優(yōu)勢(shì)，可以很好地滿足嵌入式系統(tǒng)設(shè)計(jì)需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
  • 關(guān)鍵字： 操作系統(tǒng)加載  Linux  FPGA  

FPGA跨時(shí)鐘域異步時(shí)鐘設(shè)計(jì)的幾種同步策略

  • 實(shí)際的工程中，純粹單時(shí)鐘系統(tǒng)設(shè)計(jì)的情況很少，特別是設(shè)計(jì)模塊與外圍芯片的通信中，跨時(shí)鐘域的情況經(jīng)常不可避免。如果對(duì)跨時(shí)鐘域帶來的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯(cuò)誤等等一系列問題處理不當(dāng)，將導(dǎo)致系統(tǒng)無法運(yùn)行。本文總結(jié)出了幾種同步策略來解決跨時(shí)鐘域問題。
  • 關(guān)鍵字： 跨時(shí)鐘域  同步時(shí)序  FPGA  

基于SPI Flash實(shí)現(xiàn)FPGA的復(fù)用配置

  • SPI(Serial Peripheral Interface，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占用4根線，不僅節(jié)約了芯片的引腳，同時(shí)在PCB的布局上還節(jié)省空間。正是出于這種簡(jiǎn)單、易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。
  • 關(guān)鍵字： 復(fù)用編程  SPIFlash  FPGA  

利用FPGA的M4K作為移位寄存器的邏輯分析儀設(shè)計(jì)

  • 采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ?yàn)檐浖脚_(tái)，用硬件描速語言設(shè)計(jì)了一個(gè)具有變頻采樣時(shí)鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設(shè)計(jì)方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數(shù)據(jù)的方式，提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實(shí)現(xiàn)簡(jiǎn)單，價(jià)格低，具有較高的使用價(jià)值。
  • 關(guān)鍵字： 采樣模式  邏輯分析儀  FPGA  

基于FPGA的VLIW微處理器的設(shè)計(jì)與實(shí)現(xiàn)

  • 超長(zhǎng)指令字VLIW微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計(jì)。VLIW微處理器的最大優(yōu)點(diǎn)是簡(jiǎn)化了處理器的結(jié)構(gòu)，刪除了處理器內(nèi)部許多復(fù)雜的控制電路，它能從應(yīng)用程序中提取高度并行的指令數(shù)據(jù)，并把這些機(jī)器指
  • 關(guān)鍵字： VLIW微處理器  并行指令控制  FPGA  

FPGA設(shè)計(jì)系統(tǒng)時(shí)鐘的影響因素及其分析

  • 時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)，系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行， 這就要求時(shí)鐘信號(hào)時(shí)延差要非常小， 否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；因而明確FPGA設(shè)計(jì)中決定系統(tǒng)時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對(duì)保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。
  • 關(guān)鍵字： 信號(hào)時(shí)延  系統(tǒng)時(shí)鐘  FPGA  

JavaCard指令處理器的FPGA設(shè)計(jì)和實(shí)現(xiàn)

  • 給出了一種基于微碼的JavaCard指令處理器的FPGA設(shè)計(jì)和實(shí)現(xiàn)，以此JavaCard CPU為核心搭建的測(cè)試平臺(tái)已集成在一塊FPGA上實(shí)現(xiàn)。
  • 關(guān)鍵字： JavaCard  復(fù)雜指令集  FPGA  
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