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EEPW首頁 >> 主題列表 >> cpld／fpga

基于FPGA的虛擬邏輯分析儀設(shè)計(jì)與實(shí)現(xiàn)

  • 闡述了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)，采用高性能的FPGA器件，再利用PC機(jī)的強(qiáng)大處理功能，配合LabVIEW圖形化語言開發(fā)實(shí)現(xiàn)。由于虛擬邏輯分析儀的部分硬件功能軟件化，使硬件電路大為簡化，提高了可靠性，同時(shí)降低了成本，具有一定的教學(xué)和科研價(jià)值。
  • 關(guān)鍵字： 邏輯分析儀  LabVIEW  FPGA  

基于FPGA流水線分布式算法的FIR濾波器的實(shí)現(xiàn)

  • 提出了一種采用現(xiàn)場可編程門陣列器件(FPGA)并利用窗函數(shù)法實(shí)現(xiàn)線性FIR數(shù)字濾波器的設(shè)計(jì)方案，并以一個十六階低通FIR數(shù)字濾波器電路的實(shí)現(xiàn)為例說明了利用Xilinx公司的Virtex-E系列芯片的設(shè)計(jì)過程。
  • 關(guān)鍵字： FIR濾波器  窗函數(shù)  FPGA  

基于FPGA的SoC/IP驗(yàn)證平臺的設(shè)計(jì)與應(yīng)用

  • SoC是大規(guī)模集成電路的發(fā)展趨勢。SoC設(shè)計(jì)必須依靠完整的系統(tǒng)級驗(yàn)證來保證其正確性。基于FPGA的驗(yàn)證平臺能夠縮短SoC驗(yàn)證時(shí)間，并提高驗(yàn)證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計(jì)了一個基于片上總線的SoC原型驗(yàn)證平臺，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺，通過軟硬件協(xié)同驗(yàn)證的方法，驗(yàn)證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗(yàn)證中得以應(yīng)用。
  • 關(guān)鍵字： SoC驗(yàn)證平臺  系統(tǒng)級驗(yàn)證  FPGA  

基于FPGA實(shí)現(xiàn)CPCI數(shù)據(jù)通信

  • 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號，完成對數(shù)據(jù)的快速讀寫，從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
  • 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換  Verilog  FPGA  

基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)

  • 針對數(shù)據(jù)采集系統(tǒng)有信號形式多樣、實(shí)時(shí)傳輸和靈活配置的要求，介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng)，以及系統(tǒng)數(shù)字電路的程序設(shè)計(jì)。該系統(tǒng)以現(xiàn)場可編程邏輯陣列（FPGA）作為數(shù)據(jù)采集、預(yù)處理、組幀和傳輸?shù)目刂坪诵?，通過低速串口接收控制命令，以高速USB接口向控制臺發(fā)送采集數(shù)據(jù)幀，設(shè)計(jì)了數(shù)字FIR濾波器濾除采集電路的信號干擾。
  • 關(guān)鍵字： 數(shù)字FIR濾波器  數(shù)據(jù)采集系統(tǒng)  FPGA  

基于FPGA的指紋識別系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

  • 為了提高指紋識別系統(tǒng)的實(shí)時(shí)性和處理速度，設(shè)計(jì)和實(shí)現(xiàn)了一種基于FPGA的嵌入式指紋識別系統(tǒng)。該系統(tǒng)采用處理器結(jié)合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統(tǒng)控制模塊，運(yùn)用FPGA路基單元實(shí)現(xiàn)指紋圖像的處理。
  • 關(guān)鍵字： 指紋識別  MICOBLAZE  FPGA  

基于CPLD的GPIB控制器

  • GPIB控制器芯片是組建自動測試系統(tǒng)的核心，在測試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來實(shí)現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計(jì)主 要分為狀態(tài)機(jī)的實(shí)現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計(jì)。本文重點(diǎn)介紹了各個模塊的實(shí)現(xiàn)原理。
  • 關(guān)鍵字： GPIB控制器  自動測試系統(tǒng)  CPLD  

一種基于FPGA的幀同步提取方法的研究

  • 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關(guān)處理的基礎(chǔ)上,提出了采用補(bǔ)碼配對相減匹配濾波法實(shí)現(xiàn)同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設(shè)計(jì)簡單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內(nèi)部資源。
  • 關(guān)鍵字： M序列碼  幀同步提取  FPGA  

針對FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路

  • 介紹一種針對FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時(shí)鐘進(jìn)行倍頻與移相，通過時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
  • 關(guān)鍵字： 時(shí)間數(shù)字轉(zhuǎn)換  鎖相環(huán)  FPGA  

多項(xiàng)式擬合在log-add算法單元中的應(yīng)用及其FPGA實(shí)現(xiàn)

  • 綜合考慮面積和速度等因素，采用一次多項(xiàng)式擬合實(shí)現(xiàn)了簡單快速的log-add算法單元。實(shí)驗(yàn)結(jié)果表明，在相同的精度要求下，其FPGA實(shí)現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項(xiàng)式擬合實(shí)現(xiàn)方案。
  • 關(guān)鍵字： log-add算法單元  多項(xiàng)式擬合  FPGA  

Canny算法的改進(jìn)及FPGA實(shí)現(xiàn)

  • 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應(yīng)的改進(jìn)方法。通過模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實(shí)現(xiàn)。
  • 關(guān)鍵字： Canny邊緣檢測算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設(shè)計(jì)的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點(diǎn),可應(yīng)用于交流電機(jī)驅(qū)動用的三相電壓源逆變器。實(shí)驗(yàn)結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。
  • 關(guān)鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號壓縮及其FPGA實(shí)現(xiàn)

  • 小波變換在ECG信號處理中的應(yīng)用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實(shí)現(xiàn)，并將其應(yīng)用于ECG信號的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設(shè)計(jì)的硬核實(shí)現(xiàn)了信號的重建。
  • 關(guān)鍵字： ECG信號處理  小波變換  FPGA  

獨(dú)立式多分辨率VGA/DVI壓縮存儲系統(tǒng)

  • 一種獨(dú)立式多分辨率VGA/DVI壓縮存儲系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時(shí)支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時(shí)鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實(shí)時(shí)壓縮為(25幀/s)和(17幀/s)。實(shí)驗(yàn)表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標(biāo)準(zhǔn)近似，PSNR值優(yōu)于JPEG標(biāo)準(zhǔn)。
  • 關(guān)鍵字： VGA/DVI壓縮存儲系統(tǒng)  圖像壓縮  FPGA  

SAR高速海量數(shù)據(jù)存儲與回放系統(tǒng)設(shè)計(jì)

  • 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達(dá)中頻采樣后高速海量數(shù)據(jù)的存儲問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲及回放系統(tǒng)設(shè)計(jì)方案。實(shí)驗(yàn)證明,該系統(tǒng)能以3 Gb/s碼流實(shí)時(shí)存儲數(shù)據(jù)具有強(qiáng)實(shí)時(shí)性，且性能穩(wěn)定，有很好的工程使用價(jià)值。
  • 關(guān)鍵字： 合成孔徑雷達(dá)  海量數(shù)據(jù)存儲  FPGA  
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