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利用VHDL語言進(jìn)行可變速彩燈控制器的設(shè)計(jì)

  • 0引言硬件描述語言(HDL)是相對于一般的計(jì)算機(jī)軟件語言如C，Pascal而言的。HDL是用于設(shè)計(jì)硬件電子系...
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常用FPGA/CPLD四種設(shè)計(jì)技巧

  • 常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日
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基于VHDL/CPLD的I2C串行總線控制器設(shè)計(jì)及實(shí)現(xiàn)

  • 分析了I2C串行總線的數(shù)據(jù)傳輸機(jī)制，用VHDL設(shè)計(jì)了串行總線控制電路，其中包括微處理器接口電路和I2C總線接口電路。采用ModelSim Plus 6.0 SE軟件進(jìn)行了前仿真和調(diào)試,并在Xilinx ISE 7.1i開發(fā)環(huán)境下進(jìn)行了綜合、后仿真和CPLD器件下載測試。 結(jié)果表明實(shí)現(xiàn)了I2C串行總線協(xié)議的要求。
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利用FPGA和CPLD數(shù)字邏輯實(shí)現(xiàn)ADC

  • 數(shù)字系統(tǒng)的設(shè)計(jì)人員擅長在其印制電路板上用FPGA和CPLD將各種處理器、存儲(chǔ)器和標(biāo)準(zhǔn)的功能元件粘合在一起來實(shí)現(xiàn)數(shù)字設(shè)計(jì)。除了這些數(shù)字功能之外，F(xiàn)PGA和CPLD還可以使用LVDS輸入、簡單的電阻電容(RC)電路和一些FPGA或CP
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基于單片機(jī)及CPLD的B超檢測工裝設(shè)計(jì)

  • 引言 超聲在人體內(nèi)傳播，由于人體各種組織有聲學(xué)的特性差異，超聲波在兩種不同組織界面處會(huì)產(chǎn)生反射、折射、散射、繞射、衰減以及聲源與接收器相對運(yùn)動(dòng)產(chǎn)生多普勒頻移等物理特性。應(yīng)用不同類型的超聲診斷儀，采用各
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基于CPLD的IEEE1149.1 USB下載電纜設(shè)計(jì)

  • 引言隨著片上系統(tǒng)(SoC，SystemonChip)時(shí)代的到來，包括復(fù)雜可編程邏輯器件(CPLD，ComplexProgrammab...
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用雙端口RAM實(shí)現(xiàn)與PCI總線接口數(shù)據(jù)通訊

  • 采用雙端口RAM實(shí)現(xiàn)DSP與PCI總線芯片之間的數(shù)據(jù)交換接口電路。提出了一種使用CPLD解決雙端口RAM地...
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基于CPLD的電動(dòng)自行車充電系統(tǒng)的研究設(shè)計(jì)

基于CPLD和ISA總線的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

  • 摘要：介紹一種基于復(fù)雜可編程邏輯器件(CPLD)的數(shù)據(jù)采集系統(tǒng)，并給出詳細(xì)的設(shè)計(jì)方案。計(jì)算機(jī)通過ISA總線實(shí)現(xiàn)與數(shù)據(jù)采集系統(tǒng)的指令和數(shù)據(jù)傳輸。通過VHDL編程實(shí)現(xiàn)CPLD對12位串行模數(shù)轉(zhuǎn)換器ADS7816的控制。最后，給出該
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CPLD在臭氧電源中的應(yīng)用

  • 摘要：利用壓控振蕩器CD4046和可編程邏輯器件EPM7128構(gòu)成控制系統(tǒng)，通過調(diào)節(jié)逆變輸出脈沖的占空比和頻率，實(shí)現(xiàn)臭氧電源輸出電壓和頻率的調(diào)節(jié)，從而達(dá)到對臭氧電源輸出功率的調(diào)節(jié)。調(diào)試結(jié)果表明該系統(tǒng)滿足實(shí)時(shí)性和功耗
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TMS320F2812與CPLD的視頻采集系統(tǒng)接口設(shè)計(jì)

  • 摘要：介紹基于TMS320F2812和CPLD的數(shù)字視頻采集系統(tǒng)的接口設(shè)計(jì)。該系統(tǒng)采用同步分離電路、TMS320F2812、EPM7128、TMS320C6416、IDE硬盤存儲(chǔ)器以及顯示器接口等芯片，利用TMs320F2812中的ADC采樣速度和轉(zhuǎn)換精度高的優(yōu)
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基于PC104總線和CPLD的測頻模件設(shè)計(jì)

  • 摘要：根據(jù)某測試系統(tǒng)的需要，設(shè)計(jì)基于PCl04總線和CPLD的高精度測頻模件，采用多周期同步測頻法實(shí)現(xiàn)對所測頻段的等精度測量。設(shè)計(jì)了該測頻模件的硬件電路，并給出用CPLD實(shí)現(xiàn)數(shù)字頻率計(jì)的詳細(xì)VHDL源代碼。采用原理圖的
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采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì)

  • 采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì),VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計(jì)、多層次的硬件描述語言，是集行為描述、RTL
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基于CPLD的異步串行通訊控制器的研究與設(shè)計(jì)

  • 本文在對異步串行通信協(xié)議進(jìn)行分析的基礎(chǔ)上，根據(jù)實(shí)際工程的需要，對異步串行通信控制器進(jìn)行了詳細(xì)設(shè)計(jì)，并結(jié)合CPLD器件，采用VHDL語言，對設(shè)計(jì)方案進(jìn)行了實(shí)現(xiàn)和驗(yàn)證，通過最后時(shí)序仿真的波形圖得出了設(shè)計(jì)方案的正確，而且加載了該設(shè)計(jì)程序的CPLD在實(shí)際工程中能夠很好地與處理器進(jìn)行連接來收發(fā)數(shù)據(jù)，從而為那些沒有串行異步接口的處理器提供一個(gè)比較理想的設(shè)計(jì)方案。
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基于CPLD/FPGA的VHDL語言電路優(yōu)化設(shè)計(jì)

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