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FPGA設(shè)計工具視點

  • 作為一個負(fù)責(zé)FPGA企業(yè)市場營銷團隊工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計領(lǐng)域的獨創(chuàng)性，F(xiàn)PGA正不斷實現(xiàn)其支持片上系統(tǒng)設(shè)計的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。
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依托FPGA開發(fā)高性能網(wǎng)絡(luò)安全處理平臺

  • 通過FPGA來構(gòu)建一個低成本、高性能、開放架構(gòu)的數(shù)據(jù)平面引擎可以為網(wǎng)絡(luò)安全設(shè)備提供性能提高的動力。隨著互聯(lián)網(wǎng)技術(shù)的飛速發(fā)展，性能成為制約網(wǎng)絡(luò)處理的一大瓶頸問題。FPGA作為一種高速可編程器件，為網(wǎng)絡(luò)安全流量處理提供了一條低成本、高性能的解決之道。
  • 關(guān)鍵字： 高性能  網(wǎng)絡(luò)安全  FPGA  處理平臺  

目標(biāo)設(shè)計平臺使基于FPGA的系統(tǒng)開發(fā)易如反

  • 賽靈思公司在正式發(fā)布新一代旗艦產(chǎn)品高性能Virtex-6和低成本Spartan-6 FPGA時，首次提出了“目標(biāo)設(shè)計平臺”的新概念。賽靈思目標(biāo)設(shè)計平臺包含五個關(guān)鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業(yè)界成熟設(shè)計方法的設(shè)計環(huán)境、采用業(yè)界標(biāo)準(zhǔn)FPGA多層連接器的可擴展板和套件、提供接口的IP內(nèi)核和強大的參考設(shè)計。
  • 關(guān)鍵字： 目標(biāo)設(shè)計平臺  系統(tǒng)開發(fā)  FPGA  Virtex-6  Spartan-6  

全面剖析SOPC

  • SOPC一詞主要是源自Altera, 其涵義是因為目前CPLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因為CPLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實現(xiàn)一個高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類似的觀念也鑒于Xilinx的Platform FPGA.
  • 關(guān)鍵字： SOPC  CPLD  FPGA  

利用MATLAB增強MAX+PLUS II的仿真功能

  • 紹了一種利用工具軟件MATLAB強大的數(shù)學(xué)功能來增強ALTERA公司的可編程邏輯器件設(shè)計軟件MAX+PLUSII的仿真功能、提高設(shè)計品質(zhì)的方法，有較強的針對性。
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數(shù)字懸浮控制系統(tǒng)中的降噪方法及FPGA實現(xiàn)

  • 為抑制電磁噪聲對懸浮控制系統(tǒng)的影響，介紹了一種通過避開噪聲持續(xù)時間進行A/D采樣的方法，詳細(xì)討論了該方法的原理與實現(xiàn)。實踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能
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基于FPGA的線陣CCD驅(qū)動時序及模擬信號處理的設(shè)計

  • 基于FPGA設(shè)計的驅(qū)動電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點是集成度高、速度快、可靠性好。若要改變驅(qū)動電路的時序，增減某些功能，僅需要對器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實現(xiàn)驅(qū)動電路的更新?lián)Q代。通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅(qū)動時序及AD9826的采樣時序進行了設(shè)計及結(jié)果仿真，使CCD的驅(qū)動變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對其他CCD時
  • 關(guān)鍵字： CCD驅(qū)動時序  模擬信號處理  FPGA  

用FPGA在數(shù)字電視系統(tǒng)中進行級聯(lián)編碼

基于高速FPGA的PCB設(shè)計技術(shù)

  • 本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖設(shè)計投入大量時間和精力之前搞清楚目標(biāo)是什么。一旦完成了版圖設(shè)計，重新設(shè)計就會耗費大量的時間和金錢，即便是對走線的寬度作略微的調(diào)整。不能依賴PCB版圖工程師做出能夠滿足實際需求的設(shè)計來。原理圖設(shè)計師要一直提供指導(dǎo)，作出精明的選擇，并為解決方案的成功負(fù)起責(zé)任。
  • 關(guān)鍵字： PCB  電容  SERDES  FPGA  

用FPGA實現(xiàn)FIR濾波器

  • 你接到要求用FPGA實現(xiàn)FIR濾波器的任務(wù)時，也許會想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個設(shè)計的最佳方法是什么?還有這個設(shè)計應(yīng)該怎樣在FPGA中實現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進行設(shè)計，因為FIR是用FPGA實現(xiàn)的最普通的功能。
  • 關(guān)鍵字： FIR濾波器  DSP  LUT  FPGA  

克服FPGA I/O引腳分配挑戰(zhàn)

  • 賽靈思公司開發(fā)了一種規(guī)則驅(qū)動的方法。首先根據(jù)PCB和FPGA設(shè)計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設(shè)計小組就可以盡可能早地開始各自的設(shè)計流程。 如果在設(shè)計流程的后期由于PCB布線或內(nèi)部FPGA性能問題而需要進行調(diào)整，在采用這一方法晨這些問題通常也已經(jīng)局部化了，只需要在PCB或FPGA設(shè)計中進行很小的設(shè)計修改。
  • 關(guān)鍵字： PCB  IO引腳分配  FPGA  

多種EDA工具的FPGA協(xié)同設(shè)計

  • 在FPGA開發(fā)的各個階段，市場為我們提供了很多優(yōu)秀的EDA工具。面對眼花繚亂的EDA工具，如何充分利用各種工具的特點，并規(guī)劃好各種工具的協(xié)同使用，對FPGA開發(fā)極其重要。本文將通過開發(fā)實例“帶順序選擇和奇偶檢驗的串并數(shù)據(jù)轉(zhuǎn)換接口”來介紹基于多種EDA工具——QuartusII、FPGA CompilerII、Modelsim——的FPGA協(xié)同設(shè)計。
  • 關(guān)鍵字： FPGA；EDA；協(xié)同設(shè)計  

用最新工具解決FPGA設(shè)計中的時序問題

  • 　　時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現(xiàn)場應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發(fā)揮到極致來幫助客戶解決其時序問題。當(dāng)然好消息就是通過這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時序問題。
  • 關(guān)鍵字： 時序問題  FPGA  

Verilog串口通訊設(shè)計

  • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計中已經(jīng)被廣泛使用。這種設(shè)計方式可以將以前需要多塊集成芯片的電路設(shè)計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠性和設(shè)計的靈活性。本文詳細(xì)介紹了已在實際項目中應(yīng)用的基于FPGA的串口通訊設(shè)計。本設(shè)計分為硬件電路設(shè)計和軟件設(shè)計兩部分，最后用仿真驗證了程序設(shè)計的正確性。
  • 關(guān)鍵字： Verilog  串口通訊  FPGA  

基于FPGA的視覺、聽覺誘發(fā)電位系統(tǒng)的設(shè)計

  • 誘發(fā)電位是神經(jīng)系統(tǒng)接受各種外界刺激后所產(chǎn)生的特異性電反應(yīng)。它在中樞神經(jīng)系統(tǒng)及周圍神經(jīng)系統(tǒng)的相應(yīng)部位被檢出，與刺激有鎖時關(guān)系的電位變化，具有能定量及定位的特點，往往較常規(guī)腦電圖檢查有更穩(wěn)定的效果，從而在診斷及研究神經(jīng)系統(tǒng)各部位神經(jīng)電生理變化方面，有重要作用。
  • 關(guān)鍵字： 腦電電位  VGA  FPGA  誘發(fā)電位  
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