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一種基于FPGA的幀同步提取方法的研究

  • 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關(guān)處理的基礎(chǔ)上,提出了采用補碼配對相減匹配濾波法實現(xiàn)同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設(shè)計簡單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內(nèi)部資源。
  • 關(guān)鍵字： M序列碼  幀同步提取  FPGA  

針對FPGA優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路

  • 介紹一種針對FPGA優(yōu)化的時間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進(jìn)行倍頻與移相，通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數(shù)字轉(zhuǎn)換的功能。
  • 關(guān)鍵字： 時間數(shù)字轉(zhuǎn)換  鎖相環(huán)  FPGA  

多項式擬合在log-add算法單元中的應(yīng)用及其FPGA實現(xiàn)

  • 綜合考慮面積和速度等因素，采用一次多項式擬合實現(xiàn)了簡單快速的log-add算法單元。實驗結(jié)果表明，在相同的精度要求下，其FPGA實現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項式擬合實現(xiàn)方案。
  • 關(guān)鍵字： log-add算法單元  多項式擬合  FPGA  

Canny算法的改進(jìn)及FPGA實現(xiàn)

  • 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應(yīng)的改進(jìn)方法。通過模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實現(xiàn)。
  • 關(guān)鍵字： Canny邊緣檢測算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設(shè)計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應(yīng)用于交流電機(jī)驅(qū)動用的三相電壓源逆變器。實驗結(jié)果驗證了本設(shè)計的有效性。
  • 關(guān)鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號壓縮及其FPGA實現(xiàn)

  • 小波變換在ECG信號處理中的應(yīng)用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實現(xiàn)，并將其應(yīng)用于ECG信號的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設(shè)計的硬核實現(xiàn)了信號的重建。
  • 關(guān)鍵字： ECG信號處理  小波變換  FPGA  

獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)

  • 一種獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標(biāo)準(zhǔn)近似，PSNR值優(yōu)于JPEG標(biāo)準(zhǔn)。
  • 關(guān)鍵字： VGA/DVI壓縮存儲系統(tǒng)  圖像壓縮  FPGA  

SAR高速海量數(shù)據(jù)存儲與回放系統(tǒng)設(shè)計

  • 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達(dá)中頻采樣后高速海量數(shù)據(jù)的存儲問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲及回放系統(tǒng)設(shè)計方案。實驗證明,該系統(tǒng)能以3 Gb/s碼流實時存儲數(shù)據(jù)具有強(qiáng)實時性，且性能穩(wěn)定，有很好的工程使用價值。
  • 關(guān)鍵字： 合成孔徑雷達(dá)  海量數(shù)據(jù)存儲  FPGA  

一種跳頻MSK信號檢測算法及FPGA實現(xiàn)

  • 為了準(zhǔn)確截獲并識別目標(biāo)信號，針對軍事通信信號環(huán)境設(shè)計了一種MSK信號檢測識別方法，并使用FPGA進(jìn)行了設(shè)計實現(xiàn)。
  • 關(guān)鍵字： MSK信號檢測  頻譜利用率  FPGA  

一種改進(jìn)型surendra背景更新算法的FPGA實現(xiàn)

  • 針對現(xiàn)有的動態(tài)背景提取運動目標(biāo)物體算法復(fù)雜且難以在硬件上實現(xiàn)的問題，研究了改進(jìn)型surendra背景更新算法原理的特點，提出了改進(jìn)型surendra背景更新算法的硬件結(jié)構(gòu)，并對硬件結(jié)構(gòu)進(jìn)行綜合、仿真后，在FPGA芯片上實現(xiàn)。
  • 關(guān)鍵字： 運動目標(biāo)提取  surendra背景更新算法  FPGA  

基于FPGA+DSP的智能車全景視覺系統(tǒng)

  • 為實現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計了一種基于FPGA+雙DSP的實時6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個DSP組成。第一個FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
  • 關(guān)鍵字： 全景視覺系統(tǒng)  FPGA+DSP  數(shù)字圖像采集與處理系統(tǒng)  

基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究

  • 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
  • 關(guān)鍵字： 高速視覺測量系統(tǒng)  DSP  FPGA  

基于FPGA的915 MHz射頻讀卡器設(shè)計

  • 參照ISO/IEC 18000-6 Type B 協(xié)議設(shè)計了一款工作頻率為915 MHz的射頻讀卡器，采用FPGA完成協(xié)議中規(guī)定的數(shù)字信號處理，C8051F020單片機(jī)作為主控器。利用Verilog HDL硬件描述語言，搭建FPGA內(nèi)部各個小模塊及系統(tǒng)的驗證平臺，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標(biāo)器件，使用Quartus II進(jìn)行綜合，并通過時序和功能驗證。
  • 關(guān)鍵字： 射頻讀卡器  數(shù)字信號處理  FPGA  

數(shù)字電視CAS中DES加密模塊的FPGA實現(xiàn)

  • 一種基于FPGA的數(shù)據(jù)加密標(biāo)準(zhǔn)算法的實現(xiàn)。就資源優(yōu)先和性能優(yōu)先分別使用循環(huán)法和流水線法對DES加密算法進(jìn)行了設(shè)計，并對其進(jìn)行了比較。通過采用子密鑰簡單產(chǎn)生和ROM優(yōu)化S盒的方法，對流水線法進(jìn)行改進(jìn)，達(dá)到了資源占用率低、加密速度快的效果。
  • 關(guān)鍵字： 數(shù)據(jù)加密標(biāo)準(zhǔn)算法  DES  FPGA  流水線  

基于FPGA的測量數(shù)據(jù)存儲交換技術(shù)

  • 以AT45DB041B為例，將FPGA和大容量串行flash存儲芯片的優(yōu)點有效地結(jié)合起來，實現(xiàn)了FPGA對串行存儲芯片的高效讀寫操作，完成了對大量測量數(shù)據(jù)的存儲處理和與上位機(jī)的交換，并在某電力局項目工頻場強(qiáng)環(huán)境監(jiān)測儀中成功應(yīng)用。
  • 關(guān)鍵字： Flash  串行存儲  FPGA  
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