- 1引言當前在EDA領域，只要具備臺式或筆記本電腦并裝有工具軟件，就可以方便地對可編程ASIC（CPLD/FPGA）...
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FPGA ASIC 嵌入式 EDA ISP
- 超長指令字VLIW(VeryLongInstructionWord)微處理器架構采用了先進的清晰并行指令設計[1]。VLIW微處...
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FPGA VLIW 微處理器
- 介紹了一種基于FPGA和DSP的多功能高速數據采集處理系統的設計，該系統的數據采集速度最高可達到105 Msps ,運算能力強，通過更改軟件可適用于大部分的高速數據處理場合，具有較強的通用性。
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數據采集 FPGA DSP 201007
- 設計實現了基于FPGA的256點定點FFT處理器。處理器以基-2算法為基礎，通過采用高效的兩路輸入移位寄存器流水線結構，有效提高了碟形運算單元的運算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數據吞吐量，并且使得處理器具有良好的可擴展性。詳細描述了具體設計的算法結構和各個模塊的實現。設計采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設計仿真工具進行設計、綜合和仿真，仿真結果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
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FPGA FFT 移位寄存器 流水線結構
- 從增量型光電編碼器的構造特點出發(fā)，分析其輸出信號中引起抖動誤碼脈沖的原因。根據編碼器兩相輸出信號(A相、B相)不能同時跳變的特點，設計了一種高精度抗抖動二倍頻電路，能有效濾除信號的干擾脈沖。
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FPGA 增量 光電編碼器 抖動
- 利用飛速發(fā)展的FPGA技術，在圖像采集前端實現Bayer插值變換。比較了常用的3種插值方法，選用計算復雜度較高但圖像質量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實現1 208×1 024圖像，12 f／s，實時Bayer轉換。給出了實時采集圖像結果，顯示了插值變換前的原始圖像，計算了變換后圖像的峰值信噪比PSNR。
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Bayer FPGA 彩色圖像 變換
- 在此基于Altera公司的現場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設計了自適應譜線增強(ALE)處理系統。以FPGA為處理核心,實現數據采樣控制、數據延時控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數據處理能力和豐富的片內乘法器,設計了LMS算法的流水線結構,保證整個系統具有高的數據吞吐能力和處理速度。并且通過編寫相應的VHDL程序在QuartusⅡ軟件上進行仿真,仿真結果表明該設計可以快速、準確地實現自適應譜線增強。
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FPGA 譜線 系統設計
- 該系統由FPGA、單片機控制模塊、鍵盤、LED顯示組成，采用直接數字頻率合成(DDS)，D／A以及實時計算波形值等技術，設計出具有頻率設置功能，頻率步進為100 Hz，頻率范圍為1 kHz～10 MHz之間正弦信號發(fā)生器。該系統的頻率范圍寬，步進小，頻率精度較高。
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FPGA DDS 正弦信號發(fā)生器
- 近日，作為2010年“全國電子專業(yè)人才設計與技能大賽”官方協辦單位，Altium于6月5日至6日及6月12日至13日分兩批在大連、北京、青島、蘇州、西安、鄭州、杭州和成都共八個城市為預選賽階段參賽選手提供“Altium Designer設計專題技術”培訓輔導。此次Altium與工信部人才交流中心的戰(zhàn)略合作旨在為培養(yǎng)電子行業(yè)的創(chuàng)新型專業(yè)人才提供最先進的技術和最好的平臺。
本次系列培訓會共吸引了超過700位大賽選手和指導老師親臨現場。Altium專業(yè)技
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Altium 電子設計 FPGA
- 基于DSP與FPGA的全姿態(tài)指引儀的設計, 本文設計了基于DSP與FPGA的系統結構，采用了軟硬件填充的圖形處理方法，先由DSP軟件完成圖形輪廓生成，然后FPGA硬件圖形處理器根據圖形輪廓完成耗時的圖形填充，使系統在實時性方面取得了很好的效果并使得系統運算
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指引 設計 姿態(tài) FPGA DSP 基于
- 光通信技術的蓬勃發(fā)展對調制解調技術提出了更高的要求，脈沖位置調制(PPM)有較高的平均功率利用率，傳輸速率以及較強的抗干擾能力，能夠很好地滿足實際需求。從脈沖位置調制的基本原理出發(fā)，基于FPGA對PPM調制解調系統進行設計，特別是對PPM的幀同步進行詳細說明，并用Verilog HDL語言對系統進行時序仿真，驗證了設計的正確性。
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FPGA PPM 調制解調 系統設計
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