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FPGA廠商謀求便攜電子江山

  •                  ——QuickLogic公司新近推出“北極熊”方案     縱觀近幾年集成電路與應(yīng)用行業(yè)的發(fā)展?fàn)顩r，F(xiàn)PGA技術(shù)的廣泛應(yīng)用和消費類電子產(chǎn)品的快速增長是其中奪目的亮點?，F(xiàn)在，這兩者之間開始出現(xiàn)相互融合的趨勢——FPGA一改平日價格高不可攀的傲慢，相繼推出了多款低價產(chǎn)品，再加上其天生的靈活
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XILINX 推出下一代 VIRTEX FPGA

  • 新系列通過為高性能 DSP、嵌入式和串行連接性應(yīng)用領(lǐng)域提供功能強大的系統(tǒng)級解決方案，進(jìn)一步推動 FPGA 進(jìn)軍價值 220 億美元的 ASIC/ASSP 市場 在Globalpress 2006 全球電子峰會上，可編程邏輯解決方案全球領(lǐng)先供應(yīng)商及 FPGA 發(fā)明廠商賽靈思公司 (NASDAQ:XLNX)展示了其 65nm 工藝新一代 Virtex™
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XILINX推出下一代 VIRTEX FPGA

  • 新系列通過為高性能 DSP、嵌入式和串行連接性應(yīng)用領(lǐng)域提供功能強大的系統(tǒng)級解決方案，進(jìn)一步推動 FPGA 進(jìn)軍價值 220 億美元的 ASIC/ASSP 市場 在Globalpress 2006 全球電子峰會上，可編程邏輯解決方案全球領(lǐng)先供應(yīng)商及 FPGA 發(fā)明廠商賽靈思公司 (NASDAQ:XLNX)展示了其 65nm 工藝新一代 Virtex™
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利用APTIX MP3C和Spartan-IIE FPGA實現(xiàn)數(shù)據(jù)系統(tǒng)的

  • 隨著數(shù)字電路設(shè)計的規(guī)模及復(fù)雜程度的提高，對其進(jìn)行測試試驗證所花費的時間和費用也隨之提高，所以減少測試驗證成本是當(dāng)前數(shù)字電路設(shè)計的關(guān)鍵。
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基于FPGA的高級數(shù)據(jù)加密AES中的字節(jié)替換設(shè)計

  • 介紹AES中的字節(jié)替換算法原理并闡述基于FPGA的設(shè)計和實現(xiàn)。為了提高系統(tǒng)工作速度，在設(shè)計中應(yīng)用了流水線技術(shù)。
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Altium一體化設(shè)計消除FPGA到PCB障礙

  •       Altium宣布Altium 公司的最新一體化電子產(chǎn)品開發(fā)系統(tǒng)Altium Designer 6.0 極大地增強了FPGA-PCB 協(xié)同設(shè)計的能力，工程師可以充分利用FPGA 作為系統(tǒng)平臺，而且簡化大型FPGA 與物理PCB 平臺的集成。       雖然人們早就認(rèn)識到了FPGA 給邏輯
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BittWare用FPGA實現(xiàn)I/O開關(guān)量大于5Gbps

  • 　　BittWare是混合(DSP和FPGA)電路板級方案供應(yīng)商，日前該公司采用ADI的TigerSHARC及Altera的FPGA技術(shù)，推出ATLANTiS Rev 2.0(新TigerSHARC使用的高級傳輸鏈路架構(gòu))、I/O切換和處理器件。 　　ATLANTiS采用FPGA實現(xiàn)，便于板外I/O通訊路由和處理，允許系統(tǒng)設(shè)計師們設(shè)置并動態(tài)連接。所有輸入和輸出均通過ATLANTiS進(jìn)行路由，每簇通信量大于5GBps。ATLANTiS集成了DSP、PCI橋、PMC接口和I/O外設(shè)及板載F
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用FPGA控制CLC5958型A/D轉(zhuǎn)換器實現(xiàn)的高速PCI數(shù)據(jù)采集卡

采用FPGA的低功耗系統(tǒng)設(shè)計

  • 　　結(jié)合采用低功耗元件和低功耗設(shè)計技術(shù)在目前比以往任何時候都更有價值。隨著元件集成更多功能，并越來越小型化，對低功耗的要求持續(xù)增長。當(dāng)把可編程邏輯器件用于低功耗應(yīng)用時，限制設(shè)計的低功耗非常重要。本文將討論減小動態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說明如何使功耗最小化。  　　功耗的三個主要來源是啟動、待機和動態(tài)功耗。器件上電時產(chǎn)生的相關(guān)電流即是啟動電流；待機功耗又稱作靜態(tài)功耗，是電源開啟但I(xiàn)/O上沒有開關(guān)活動時器件的功耗；動態(tài)功耗是指器件正常工作時的功耗。  　　啟動電流因器件而異
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基于Nios II的自動指紋識別系統(tǒng)設(shè)計

  • 介紹基于Nios II處理器的嵌入式自動指紋識別系統(tǒng)的實現(xiàn)方法；具體說明自動指紋識別系統(tǒng)的基本原理、系統(tǒng)總體結(jié)構(gòu)、硬件結(jié)構(gòu)設(shè)計、用戶自定義指令的設(shè)計
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使用Verilog實現(xiàn)基于FPGA的SDRAM控制器

  • 介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
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基于FPGA的毫米波多目標(biāo)信號形成技術(shù)的研究

  • 毫米波多目標(biāo)信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號，在實際雷達(dá)系統(tǒng)前端不具備的條件下對雷達(dá)系統(tǒng)后級進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標(biāo)信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標(biāo)之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設(shè)計的復(fù)雜度。使用分立元件實現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號的方法
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FPGA 設(shè)計的四種常用思想與技巧

  • 　　本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。 　　FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！ 乒乓操作
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大型設(shè)計中FPGA的多時鐘策略

  • 　　利用FPGA 實現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計策略深入闡述。 　　FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當(dāng)信號在一個觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實現(xiàn)

  • 　　算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對符號序列進(jìn)行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當(dāng)?shù)母怕使烙嬆Ｐ秃彤?dāng)前符號序列中各符號出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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