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基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據(jù)傳輸?shù)牡脑O(shè)計(jì)與實(shí)現(xiàn)

  • 設(shè)計(jì)了在FPGA與DSP之間進(jìn)行圖像數(shù)據(jù)傳輸?shù)挠布Y(jié)構(gòu)，介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實(shí)驗(yàn)平臺(tái)上實(shí)現(xiàn)了這一傳輸過程。借助TI公司的DSP調(diào)試平臺(tái)CCS把接收到的圖像數(shù)據(jù)恢復(fù)成圖像，驗(yàn)證了傳輸過程的正確性和穩(wěn)定性。
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FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之： 仿真測(cè)試文件（Testbench）的設(shè)計(jì)方法

  • 隨著設(shè)計(jì)量和復(fù)雜度的不斷增加，數(shù)字設(shè)計(jì)驗(yàn)證變得越來越難，所消耗的成本也越來越高。面對(duì)這種挑戰(zhàn)，驗(yàn)證工程師必須依靠相應(yīng)的驗(yàn)證工具和方法才行。對(duì)于大型的設(shè)計(jì)，比如上百萬門的設(shè)計(jì)驗(yàn)證，工程師必須使用一整套規(guī)范的驗(yàn)證工具；而對(duì)于較小的設(shè)計(jì)，使用具有HDL testbench的仿真器是一個(gè)不錯(cuò)的選擇。
  • 關(guān)鍵字： 仿真驗(yàn)證  仿真測(cè)試文件  FPGA  Testbench  

基于D類功率放大的高效率音頻功率放大器設(shè)計(jì)

  • 為提高功放效率，以適應(yīng)現(xiàn)代社會(huì)高效、節(jié)能和小型化的發(fā)展趨勢(shì)，以D類功率放大器為核心，以單片機(jī)89C51和可編程邏輯器件（FPGA）進(jìn)行控制及時(shí)數(shù)據(jù)的處理，實(shí)現(xiàn)了對(duì)音頻信號(hào)的高效率放大。系統(tǒng)最大不失真輸出功率大于1 W,可實(shí)現(xiàn)電壓放大倍數(shù)1~20連續(xù)可調(diào)，并增加了短路保護(hù)斷電功能，輸出噪聲低。系統(tǒng)可對(duì)功率進(jìn)行計(jì)算顯示，具有4位數(shù)字顯示，精度優(yōu)于5%
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FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之： 創(chuàng)建工程設(shè)計(jì)文件

  • Quartus II軟件將工程信息存儲(chǔ)在Quartus II工程配置文件中，如表5.1所示。它包含有關(guān)Quartus II工程的所有信息，包括設(shè)計(jì)文件、波形文件、SignalTap? II文件、內(nèi)存初始化文件以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建設(shè)置。
  • 關(guān)鍵字： QuartusII  編譯器  FPGA  仿真器  

FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎(chǔ)介紹

  • Quartus II設(shè)計(jì)軟件是Altera提供的完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計(jì)環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計(jì)所有階段的解決方案。
  • 關(guān)鍵字： QuartusII  Max+PlusII  FPGA  

硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：使用函數(shù)實(shí)現(xiàn)簡(jiǎn)單的處理器

  • 本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)簡(jiǎn)單8位處理器，可以實(shí)現(xiàn)兩個(gè)8位操作數(shù)的4種操作。在設(shè)計(jì)過程中，使用了函數(shù)調(diào)用的設(shè)計(jì)方法。
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硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：自動(dòng)轉(zhuǎn)換量程頻率計(jì)控制器

  • 本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)可自動(dòng)轉(zhuǎn)換量程的頻率計(jì)控制器。在設(shè)計(jì)過程中，使用了狀態(tài)機(jī)的設(shè)計(jì)方法，讀者可根據(jù)綜合實(shí)例6的流程將本實(shí)例的語言設(shè)計(jì)模塊添加到自己的工程中。
  • 關(guān)鍵字： VerilogHDL  頻率計(jì)控制器  FPGA  

基于PXI總線的航天設(shè)備測(cè)試用高精度恒流源的設(shè)計(jì)與實(shí)現(xiàn)

  • 給出了一種基于PXI總線的高精度恒流源的實(shí)現(xiàn)方法，介紹了其電路各個(gè)組成部分。測(cè)量結(jié)果其精度和分辨率均為15．7位，可應(yīng)用于要求高精度的測(cè)試系統(tǒng)。
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硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之： 典型實(shí)例-狀態(tài)機(jī)應(yīng)用

  • 狀態(tài)機(jī)設(shè)計(jì)是HDL設(shè)計(jì)里面的精華，幾乎所有的設(shè)計(jì)里面都或多或少地使用了狀態(tài)機(jī)的思想。狀態(tài)機(jī)，顧名思義，就是一系列狀態(tài)組成的一個(gè)循環(huán)機(jī)制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時(shí)具有特定風(fēng)格的狀態(tài)機(jī)也能提高程序的可讀性和調(diào)試性。
  • 關(guān)鍵字： VerilogHDL  狀態(tài)機(jī)  FPGA  

硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格

  • 用always塊設(shè)計(jì)純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號(hào)都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號(hào)都必需在always @(敏感電平列表)中列出。
  • 關(guān)鍵字： VerilogHDL  邏輯綜合  FPGA  

基于FPGA的可配置判決反饋均衡器的設(shè)計(jì)

  • 在移動(dòng)通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時(shí)不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對(duì)付多徑干擾得措施。
  • 關(guān)鍵字： 無線數(shù)據(jù)通訊  可配置均衡器  FPGA  

Verilog HDL基礎(chǔ)之：實(shí)例5 交通燈控制器

  • 本實(shí)例通過Verilog HDL語言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。
  • 關(guān)鍵字： VerilogHDL  華清遠(yuǎn)見  FPGA  交通燈控制器  

基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案

  • 這里以CAN總線通信接口為例，詳細(xì)論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案。
  • 關(guān)鍵字： 光電隔離  CAN總線轉(zhuǎn)換器  FPGA  

借助MATLAB算法數(shù)學(xué)模型實(shí)現(xiàn)FPGA浮點(diǎn)定點(diǎn)轉(zhuǎn)換

  • 當(dāng)創(chuàng)建一個(gè) DSP 算法的數(shù)學(xué)模型時(shí)，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個(gè)算法轉(zhuǎn)換為在 FPGA 上實(shí)現(xiàn)的定點(diǎn)模型是一個(gè)復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動(dòng)化、加速和可視化功能中大大受益的過程。
  • 關(guān)鍵字： DSP算法  matlab  FPGA  

FPGA最小系統(tǒng)之：實(shí)例1 在Altera的FPGA開發(fā)板上運(yùn)行第一個(gè)FPGA程序

  • 本節(jié)旨在通過給定的工程實(shí)例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計(jì)、編譯及仿真流程。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
  • 關(guān)鍵字： Cyclone  Altera  FPGA  QuartusII  FPGA最小系統(tǒng)  
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