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EEPW首頁 >> 主題列表 >> fsp:fpga-pcb

基于FPGA的級聯(lián)H橋多電平變流器CPS-PWM觸發(fā)脈沖快速生成

  • 提出一種基于現(xiàn)場可編程門陣列(FPGA)及不對稱規(guī)則采樣的級聯(lián)H橋型變流器觸發(fā)脈沖的快速生成方法。詳細分析了基于不對稱規(guī)則采樣的載波相移SPWM(CPS-SPWM)觸發(fā)脈沖的快速生成原理。重點介紹了基于FPGA的CPS-SPWM觸發(fā)脈沖快速生成的實現(xiàn)方法。理論分析和實驗結(jié)果表明，在既沒有增加采樣頻率，又沒有增加計算量的情況下，相對基于對稱規(guī)則采樣的CPS-SPWM脈沖生成方法，該方法具有較快的生成速度，并可廣泛應(yīng)用于DSTATCOM等高壓級聯(lián)H橋多電平變流器觸發(fā)脈沖的快速生成。
  • 關(guān)鍵字： 脈沖形成  CPS-SPWM技術(shù)  FPGA  

基于FPGA的FOR循環(huán)并行CRC流水線算法

  • 通過研究通用串行循環(huán)冗余校驗(CRC)編碼技術(shù)并在此基礎(chǔ)上,利用等式代換或矩陣變換等方法推導(dǎo)出通用并行CRC編碼電路結(jié)構(gòu)。根據(jù)傳統(tǒng)的并行CRC編碼方法,發(fā)現(xiàn)在高速數(shù)據(jù)傳輸校驗中,需要大量的人為計算量,由于計算量大,容易產(chǎn)生一些計算錯誤。于是在傳統(tǒng)的串行CRC編碼的思想基礎(chǔ)上,利用FOR循環(huán)語句與流水線技術(shù)相結(jié)合,提出基于FPGA的FOR循環(huán)并行CRC流水線算法。
  • 關(guān)鍵字： 循環(huán)冗余校驗  流水線技術(shù)  FPGA  

用Zynq-7000 EPP實現(xiàn)端到端廣播

  • 在今年舉辦的美國國廣播電視設(shè)備展上亮相的數(shù)項創(chuàng)新中，BBC RD新開發(fā)的Stagebox可以安裝到攝像機的背面，將有效傳輸距離從數(shù)百米延長到互聯(lián)網(wǎng)協(xié)議數(shù)據(jù)包能抵達的幾乎任何一個地方。在近期涌現(xiàn)的利用 FPGA與生俱來的可編程功能提供更多功能和適應(yīng)性，實現(xiàn)協(xié)議和標準的對接的開創(chuàng)性設(shè)備中，Stagebox是最新一員。
  • 關(guān)鍵字： Zynq-7000  端到端廣播  FPGA  

基于FPGA的雷達回波實時模擬器的實現(xiàn)

  • 提出了一種基于FPGA的雷達回波實時模擬器的實現(xiàn)方法。該模擬器采用cPCI標準總線，以FPGA為核心計算單元，配有高速數(shù)模、模數(shù)轉(zhuǎn)換模塊，可實現(xiàn)雷達回波信號實時在線注入模擬。該模擬器可實現(xiàn)多種體制下復(fù)雜回波的模擬，具有很好的工程應(yīng)用價值。
  • 關(guān)鍵字： 雷達回波實時模擬器  并行處理  FPGA  

基于動態(tài)重構(gòu)技術(shù)和GSM通信的FPGA動態(tài)配置

  • 提出了一種FPGA遠程動態(tài)重構(gòu)的方法，結(jié)合FPGA動態(tài)重構(gòu)技術(shù)和GSM通信技術(shù)來實現(xiàn)。利用GSM技術(shù)實現(xiàn)配置數(shù)據(jù)的無線傳輸，在單片機控制下將數(shù)據(jù)存儲于CF卡中。在內(nèi)嵌硬核微處理器PowerPC405控制下，F(xiàn)PGA通過內(nèi)部配置存取端口讀取CF卡中新的配置數(shù)據(jù)，對可重構(gòu)區(qū)進行配置以實現(xiàn)新的功能。
  • 關(guān)鍵字： 配置  GSM  FPGA  

基于ARMFPGA的高速同步數(shù)據(jù)采集方案

  • 大多數(shù)的勘探、觀測工作都是在嚴苛的環(huán)境中進行的，對數(shù)據(jù)的準確性、實時性都有著較高的要求，并且大多情況下要求多參數(shù)同步測量。北京恒頤針對勘探、測控等行業(yè)的特點，推出了基于ARM+FPGA的低功耗、高速率
  • 關(guān)鍵字： 數(shù)據(jù)采集  ARM  FPGA  

基于FPGA的數(shù)字下變頻的工作理念分析

  • 　近年來，軟件無線電已經(jīng)成為通信領(lǐng)域一個新的發(fā)展方向，數(shù)字下變頻技術(shù)(Digital Down Converter-DDC)是軟件無線電的核心技術(shù)之一，也是計算量最大的部分?；贔PGA的DDC設(shè)計一
  • 關(guān)鍵字： DSP  DDC  FPGA  濾波器  

基于FPGA的TD-LTE系統(tǒng)上行同步的實現(xiàn)

  • 基于最大似然 (ML)估計算法，改進并利用FPGA實現(xiàn)了一種適用于TD-LTE系統(tǒng)的上行同步算法。主要介紹了如何利用FPGA實現(xiàn)ML算法。并以Virtex-5芯片為硬件平臺，進行了仿真、綜合、板級驗證、聯(lián)機驗證等工作。結(jié)果表明，該同步算法應(yīng)用到TD-LTE系統(tǒng)具有良好的穩(wěn)定性和可行性。
  • 關(guān)鍵字： TD-LTE  Virtex-5  FPGA  

以FPGA可編程邏輯器件為設(shè)計平臺的全彩led顯示屏設(shè)計方案

  • 　介紹了一種以FPGA 可編程邏輯器件為設(shè)計平臺的、采用大屏幕全彩led 顯示屏進行全彩灰度圖像顯示的掃描控制器實現(xiàn)方案。經(jīng)過對“19 場掃描”理論灰度實現(xiàn)原理的分析，針對采用該方法實現(xiàn)的全彩LED
  • 關(guān)鍵字： LED  顯示屏設(shè)計  FPGA  

采用FPGA部分動態(tài)可重構(gòu)方法的信號解調(diào)系統(tǒng)設(shè)計

  • 針對調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動態(tài)可重構(gòu)的新方法，通過對不同調(diào)制樣式信號的解調(diào)模塊的動態(tài)加載，來實現(xiàn)了不同環(huán)境下針對不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計方式具有更高的靈活性、可擴展性，并減低了成本和功耗該設(shè)計方案同時也介紹了FPGA部分動態(tài)可重構(gòu)的概念和特點，可以對其它通信信號處理系統(tǒng)設(shè)計提供一定的參考。
  • 關(guān)鍵字： 可重構(gòu)技術(shù)  解調(diào)模塊  FPGA  

高性能DC/DC轉(zhuǎn)換器應(yīng)對FPGA應(yīng)用中的供電要求

  • 最近FPGA供應(yīng)商推出的新型可編程器件進一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對設(shè)計工程師很有吸引力，但使用這 些器件所涉及的復(fù)雜設(shè)計規(guī)則和接口協(xié)議，要求設(shè)計工程師經(jīng)過全面的培訓，并需要進行參考設(shè)計評估、設(shè)計仿真和驗證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜 的模擬設(shè)計，例如用于內(nèi)核、I/O、存儲器、時鐘和其它電壓軌的DC/DC穩(wěn)壓器，也要求新的解決方案。本文討論的高性能DC/DC轉(zhuǎn)換器有助于系統(tǒng)設(shè)計 工程師克服這些挑戰(zhàn)。
  • 關(guān)鍵字： 電壓軌  DC/DC  FPGA  

基于FPGA的34位串行編碼設(shè)計

  • 為實現(xiàn)某專用接口裝置的接口功能檢測，文中詳細地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計了該類型編碼的接收、發(fā)送電路。重點分析了電路各模塊的設(shè)計思路。電路采用SOPC模塊作為中心控制器，設(shè)計簡潔、可靠。試驗表明：該設(shè)計系統(tǒng)運行正常、穩(wěn)定。
  • 關(guān)鍵字： 串行編碼  SOPC  FPGA  

利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進行數(shù)據(jù)傳送，并可通過使用多個并行通道達成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
  • 關(guān)鍵字： DSP  LGA  FPGA  DDM  

CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

  • 1 引言近年來，由于微電子學和計算機技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
  • 關(guān)鍵字： Verilog  CPLD  FPGA  HDL  漢明碼  

基于FPGA的Canny算法的硬件加速設(shè)計

  • 由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結(jié)果表明經(jīng)過加速改進的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復(fù)雜圖像的邊緣。
  • 關(guān)鍵字： 流水線技術(shù)  圖像處理  FPGA  
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