3D封裝TSV技術(shù)仍面臨三個難題

　　高通(Qualcomm)先進工程部資深總監(jiān)Matt Nowak日前指出，在使用高密度的硅穿孔(TSV)來實現(xiàn)芯片堆疊的量產(chǎn)以前，這項技術(shù)還必須再降低成本才能走入市場。他同時指出，業(yè)界對該技術(shù)價格和商業(yè)模式的爭論，將成為這項技術(shù)未來發(fā)展的阻礙。

　　“如果我們無法解決價格問題，那么TSV的發(fā)展道路將更加漫長，”Nowak說。他同時指出，在價格與成本之間仍然存在的極大障礙，加上新技術(shù)的不確定性所隱含的風險，以及實際的量產(chǎn)需求，形成了三個TSV技術(shù)所面臨的難題。

　　部份業(yè)界人士認為，到2014年，智能手機用的移動應(yīng)用處理器可能會采用TSV技術(shù)，成為率先應(yīng)用TSV量產(chǎn)的產(chǎn)品。JEDEC正在擬訂一個支持TSV的Wide I/O存儲器介面，其目標是成為下一代采用層疊封裝(PoP)的低功耗DDR3鏈接的繼任技術(shù)。

　　“可提供12.8GB/s的LPDDR3主要針對下一代層疊封裝元件應(yīng)用，但Wide I/O也具有其市場潛力，”Nowak說，他同時負責高通的TSV技術(shù)部份。“技術(shù)上來說，Wide I/O可自2014年起進入應(yīng)用，然而，價格和商業(yè)模式仍將是該技術(shù)發(fā)展的阻礙。”

　　TSV技術(shù)承諾將提升性能，同時也將降低功耗及縮小元件尺寸，以因應(yīng)包括移動處理器在內(nèi)的各種應(yīng)用需求。

　　TSV的致命弱點仍然是它的成本，Nowak說。“Wide I/O DRAM的價格較現(xiàn)有的PoP配置高出許多，而PoP也不斷改良，甚至未來有可能設(shè)法再開發(fā)出一個新世代的產(chǎn)品，”他表示。

　　Nowak指出，一個名為EMC-3D的業(yè)界組織最近表示，以目前用于量產(chǎn)的工具模型為基礎(chǔ)來推估，TSV將使每片晶圓增加約120美元的成本。

　　目前該技術(shù)仍然缺乏明確的商業(yè)模式，而且定價問題也頗為復雜，Nowak說。例如，當晶圓廠制作完成，以及在完成封裝后，哪個環(huán)節(jié)該為良率負責?

　　“一些公司可以扮演整合者的角色，但未來整個商業(yè)模式可能會有稍許改變，”他同時指出，目前業(yè)界已經(jīng)初步形成了一些TSV供應(yīng)鏈的伙伴關(guān)系。

　　動機和進展

　　高通已經(jīng)設(shè)計出一款28nm TSV元件的原型。“我們針對這項技術(shù)進行了大量的開發(fā)工作，”Nowak說。

　　更廣泛的說，TSV可協(xié)助半導體產(chǎn)業(yè)延續(xù)其每年降低30%晶體管成本的傳統(tǒng)。Nowak也表示，在不使用TSV技術(shù)的情況下，由于超紫外光(EUV)延遲而不斷上升的光刻成本，也對半導體產(chǎn)業(yè)維持光刻和進展的步伐提出嚴峻挑戰(zhàn)。

　　好消息是工程師們在解決TSV堆疊所面臨的挑戰(zhàn)方面時有進展。“雖然挑戰(zhàn)仍然很多，但至少目前我們已經(jīng)建立了一些基礎(chǔ)和所需的專有知識，”他表示。

　　他同時指出，臺積電(TSMC)今年度在VLSI Symposium上報告已建構(gòu)出一種更好的TSV介電質(zhì)襯底(dielectric liner)。工程師展示了高度深寬比(aspect ratios)為10:1的試制過孔，并減輕了外部銅材料擠壓過孔的問題。

　　Nowak還引用了一些背面晶圓加工、薄化晶圓的臨時托盤開發(fā)情況，并展示了有時用于取代過孔的連接微凸塊。EDA供應(yīng)商也在架構(gòu)工具和2D建構(gòu)工具方面取得了進展。

　　“你可以設(shè)計一個設(shè)備來使用這些工具，”他說。

　　然而，目前這些工具仍然缺乏有關(guān)機械應(yīng)力、封裝和芯片水準的交換數(shù)據(jù)標準。業(yè)界仍需為在TSV應(yīng)用中“大幅減少”的靜電放電水平容差定義標準，他說。

　　另外，業(yè)界也正在開發(fā)測試程序。“目前仍不清楚在量產(chǎn)時是否會使用到微探針(micro-probing)”他指出，重點是要削減成本，但“我們?nèi)栽谠黾訙y試步驟。”