基于NiosII處理器的通用AD IP核的設(shè)計(jì)與實(shí)現(xiàn)
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Nios II是Altera公司開發(fā)的第二代可進(jìn)行SOPC設(shè)計(jì)的RISC型處理器軟核，具有定制指令、硬件加速、可重配置、低成本和無與倫比的靈活性等特點(diǎn)[1]。基于NiosII處理器的通用AD IP核是一種全新的設(shè)計(jì)思路與實(shí)現(xiàn)方案，它可以將市面上任意一款A(yù)D芯片制作成IP核并集成到NiosII系統(tǒng)中使用，具有高性能、參數(shù)可配置、可移植、可裁剪等特點(diǎn)，并且具有很高的靈活性、實(shí)用性，從而更能滿足設(shè)計(jì)的要求。
本文提出了一種基于NiosII處理器的通用AD IP核來實(shí)現(xiàn)嵌入式數(shù)據(jù)采集系統(tǒng)的新方案，在Altera公司的FPGA芯片CycloneII EP2C35F484C8 上完成了硬件驗(yàn)證，最終應(yīng)用到某數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)中。
1 通用AD IP核的整體構(gòu)架
通用AD IP核是針對(duì)所有AD芯片設(shè)計(jì)的，它可以將市面上任意一款A(yù)D芯片集成到NiosII系統(tǒng)中使用，其整體構(gòu)架如圖1所示。
整個(gè)通用AD IP核主要由4個(gè)子模塊組成：AD 控制器模塊、FIR 濾波器模塊、FIFO 緩存模塊和帶Avalon-MM Slave接口的寄存器文件模塊。首先AD控制器控制AD芯片對(duì)外界的模擬信號(hào)的采集，采集到的數(shù)據(jù)送入FIR濾波器進(jìn)行數(shù)字濾波，然后將經(jīng)過數(shù)字信號(hào)處理后的數(shù)據(jù)存入FIFO緩存中，當(dāng)FIFO緩存數(shù)據(jù)為滿時(shí)，會(huì)向NIOSII處理器產(chǎn)生一個(gè)中斷，頂層應(yīng)用程序可以通過中斷服務(wù)程序?qū)IFO中的數(shù)據(jù)讀到內(nèi)存中進(jìn)行處理。帶Avalon-MM Slave接口的寄存器文件模塊提供了所設(shè)計(jì)的AD IP核的任務(wù)邏輯與Avalon交換結(jié)構(gòu)交換信息的途徑。有了寄存器文件模塊，NiosII處理器就可以通過Avalon接口采用“基地址+地址偏移量”的方式來訪問AD IP核內(nèi)部的各寄存器[2]。
2 AD IP核各個(gè)模塊的設(shè)計(jì)與實(shí)現(xiàn)
由于市面上AD芯片的種類和型號(hào)非常多,不可能在此一一進(jìn)行闡述。本設(shè)計(jì)以一款常用的典型AD芯片TLC549為例，詳細(xì)闡述針對(duì)這款A(yù)D芯片的IP核的各個(gè)模塊的設(shè)計(jì)與實(shí)現(xiàn)。
2．1 AD控制器模塊的設(shè)計(jì)
本系統(tǒng)采用AD轉(zhuǎn)換芯片TLC549,它是TI公司生產(chǎn)的一種低價(jià)位、高性能的8位A/D轉(zhuǎn)換器,它能方便地采用三線串行接口方式與各種微處理器連接,構(gòu)成各種廉價(jià)的測(cè)控應(yīng)用系統(tǒng)[3]。
本文利用有限狀態(tài)機(jī)的方法采用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)了一個(gè)TLC549控制器,從而完成了對(duì)TLC549 AD芯片的時(shí)序控制,它的狀態(tài)轉(zhuǎn)移圖如圖2所示。
由圖2可以看出,狀態(tài)機(jī)一開始處于idle狀態(tài)。在下一個(gè)clk時(shí)鐘周期上升沿時(shí)刻進(jìn)入cs_low狀態(tài)，在cs_low狀態(tài)將cs輸出引腳拉低并延時(shí)2 μs。當(dāng)2 μs延時(shí)完成時(shí)，狀態(tài)機(jī)進(jìn)入sclk_low狀態(tài)，在sclk_low狀態(tài)將sclk輸出引腳拉低并延時(shí)0.5 μs。當(dāng)0.5 μs延時(shí)完成時(shí)，狀態(tài)機(jī)進(jìn)入sclk_high狀態(tài)，在sclk_high狀態(tài)將sclk輸出引腳拉高并延時(shí)0.5 μs,同時(shí)讀取串行數(shù)據(jù)線miso上的AD采樣值并將其存入移位寄存器中。當(dāng)0.5 μs延時(shí)完成時(shí)，進(jìn)入finish狀態(tài)，在該狀態(tài)狀態(tài)機(jī)對(duì)已經(jīng)接收到的串行數(shù)據(jù)位數(shù)進(jìn)行判斷，如果小于8說明串行數(shù)據(jù)還沒有接收完畢，加1并進(jìn)入sclk_low狀態(tài)；如果等于8說明8位AD采樣值已經(jīng)接收完畢，進(jìn)入delay狀態(tài)。在delay狀態(tài)將延時(shí)30μs,當(dāng)30 μs延時(shí)完成時(shí)將進(jìn)入load狀態(tài)。在load狀態(tài)，狀態(tài)機(jī)在data_ready輸出引腳上拉高一個(gè)clk時(shí)鐘周期并在data[7..0]引腳上輸出接收到的8位采樣數(shù)據(jù)。在下一個(gè)clk時(shí)鐘周期上升沿狀態(tài)機(jī)將自動(dòng)進(jìn)入idle狀態(tài),以進(jìn)行下一次AD數(shù)據(jù)采集。由此周而復(fù)始不斷循環(huán)從而完成通過TLC549 AD芯片實(shí)現(xiàn)對(duì)外界模擬信號(hào)的實(shí)時(shí)采集。
本文采用Quartus 軟件集成的Signal Tap II 嵌入式邏輯分析儀軟件對(duì)TLC549控制器模塊進(jìn)行硬件仿真，波形如圖3所示。
由圖3可以看出,在cs、sclk和miso信號(hào)的時(shí)序配合下，data信號(hào)線上輸出穩(wěn)定的8位AD采樣數(shù)據(jù)，經(jīng)過數(shù)字量到模擬量的轉(zhuǎn)換發(fā)現(xiàn)與外界輸入模擬值一致，從而完成了TLC549控制器模塊的驗(yàn)證。
AD控制器模塊是針對(duì)某一款具體的AD芯片而設(shè)計(jì)的，如果選用不同款式的AD芯片，則需要參考該芯片的芯片手冊(cè)設(shè)計(jì)針對(duì)該款A(yù)D芯片的AD 控制器模塊。
評(píng)論