主存儲(chǔ)器部件的組成與設(shè)計(jì)

1、主存儲(chǔ)器概述

(1)主存儲(chǔ)器的兩個(gè)重要技術(shù)指標(biāo)

◎讀寫(xiě)速度：常常用存儲(chǔ)周期來(lái)度量，存儲(chǔ)周期是連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(如讀操作)所必需的時(shí)間間隔。

◎存儲(chǔ)容量：通常用構(gòu)成存儲(chǔ)器的字節(jié)數(shù)或字?jǐn)?shù)來(lái)計(jì)量。

(2)主存儲(chǔ)器與CPU及外圍設(shè)備的連接

是通過(guò)地址總線、數(shù)據(jù)總線、控制總線進(jìn)行連接，見(jiàn)下圖

主存儲(chǔ)器與CPU的連接

◎地址總線用于選擇主存儲(chǔ)器的一個(gè)存儲(chǔ)單元，若地址總線的位數(shù)k，則最大可尋址空間為2k。如k=20,可訪問(wèn)1MB的存儲(chǔ)單元。

◎數(shù)據(jù)總線用于在計(jì)算機(jī)各功能部件之間傳送數(shù)據(jù)。

◎控制總線用于指明總線的工作周期和本次輸入/輸出完成的時(shí)刻。

(3)主存儲(chǔ)器分類

◎按信息保存的長(zhǎng)短分：ROM與RAM

◎按生產(chǎn)工藝分：靜態(tài)存儲(chǔ)器與動(dòng)態(tài)存儲(chǔ)器

靜態(tài)存儲(chǔ)器(SRAM)：讀寫(xiě)速度快，生產(chǎn)成本高，多用于容量較小的高速緩沖存儲(chǔ)器。

動(dòng)態(tài)存儲(chǔ)器(DRAM)：讀寫(xiě)速度較慢，集成度高，生產(chǎn)成本低，多用于容量較大的主存儲(chǔ)器。

靜態(tài)存儲(chǔ)器與動(dòng)態(tài)存儲(chǔ)器主要性能比較如下表：

靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性比較

SRAM DRAM

存儲(chǔ)信息 觸發(fā)器 電容

破壞性讀出 非 是

需要刷新 不要 需要

送行列地址 同時(shí)送 分兩次送

運(yùn)行速度 快 慢

集成度 低 高

發(fā)熱量 大 小

存儲(chǔ)成本 高 低

動(dòng)態(tài)存儲(chǔ)器的定期刷新：在不進(jìn)行讀寫(xiě)操作時(shí)，DRAM 存儲(chǔ)器的各單元處于斷電狀態(tài)，由于漏電的存在，保存在電容CS 上的電荷會(huì)慢慢地漏掉，為此必須定時(shí)予以補(bǔ)充，稱為刷新操作。

2、動(dòng)態(tài)存儲(chǔ)器的記憶原理和讀寫(xiě)過(guò)程

(1)動(dòng)態(tài)存儲(chǔ)器的組成：由單個(gè)MOS管來(lái)存儲(chǔ)一位二進(jìn)制信息。信息存儲(chǔ)在MOS管的源極的寄生電容CS中。

◎?qū)憯?shù)據(jù)時(shí)：字線為高電平，T導(dǎo)通。

寫(xiě)“1”時(shí)，位線(數(shù)據(jù)線)為低電平， VDD(電源)將向電容充電

寫(xiě)“0時(shí)，位線(數(shù)據(jù)線)為高電平， 若電容存儲(chǔ)了電荷，則將會(huì)使電容完成放電，就表示存儲(chǔ)了“0”。

◎讀數(shù)據(jù)時(shí)：先使位線(數(shù)據(jù)線)變?yōu)楦唠娖?，?dāng)字線高電平到來(lái)時(shí)T導(dǎo)通，若電容原存儲(chǔ)有電荷( 是“1” )，則電容就要放電，就會(huì)使數(shù)據(jù)線電位由高變低;若電容沒(méi)有存儲(chǔ)電荷( 是“0” )，則數(shù)據(jù)線電位不會(huì)變化。檢測(cè)數(shù)據(jù)線上電位的變化就可以區(qū)分讀出的數(shù)據(jù)是1還是0。

注意

①讀操作使電容原存儲(chǔ)的電荷丟失，因此是破壞性讀出。為保持原記憶內(nèi)容，必須在讀操作后立刻跟隨一次寫(xiě)入操作，稱為預(yù)充電延遲。

②向動(dòng)態(tài)存儲(chǔ)器的存儲(chǔ)單元提供地址，是先送行地址再送列地址。原因就是對(duì)動(dòng)態(tài)存儲(chǔ)器必須定時(shí)刷新(如2ms)，刷新不是按字處理，而是每次刷新一行，即為連接在同一行上所有存儲(chǔ)單元的電容補(bǔ)充一次能量。

③在動(dòng)態(tài)存儲(chǔ)器的位線上讀出信號(hào)很小，必須接讀出放大器，通常用觸發(fā)器線路實(shí)現(xiàn)。

④存儲(chǔ)器芯片內(nèi)部的行地址和列地址鎖存器分先后接受行、列地址。

⑤RAS、CAS、WE、Din、Dout時(shí)序關(guān)系如下圖：

3、教學(xué)計(jì)算機(jī)的內(nèi)存儲(chǔ)器組成與設(shè)計(jì)

(1)靜態(tài)存儲(chǔ)器的存儲(chǔ)原理和芯片內(nèi)部結(jié)構(gòu)(P207)

(2)教學(xué)計(jì)算機(jī)內(nèi)存儲(chǔ)器的組成與設(shè)計(jì)

◎地址總線：記為AB15～AB0,統(tǒng)一由地址寄存器AR驅(qū)動(dòng)，地址寄存器AR只接收ALU輸出的信息。

◎控制總線：控制總線的信號(hào)由譯碼器74LS139給出，功能是指出總線周期的類型：

※內(nèi)存寫(xiě)周期 用MMW信號(hào)標(biāo)記

※內(nèi)存讀周期 用MMR信號(hào)標(biāo)記

※外設(shè)(接口)寫(xiě)周期 用IOW信號(hào)標(biāo)記

※外設(shè)(接口)讀周期 用IOR信號(hào)標(biāo)記

※內(nèi)存在工作 用MMREQ信號(hào)標(biāo)記

※外設(shè)在工作 用IOREQ信號(hào)標(biāo)記

※寫(xiě)控存周期 用SWA信號(hào)標(biāo)記

◎數(shù)據(jù)總線：分為內(nèi)部數(shù)據(jù)總線IB與外部數(shù)據(jù)總線DB兩部分。主要完成計(jì)算機(jī)各功能部件之間的數(shù)據(jù)傳送。

設(shè)計(jì)總線的核心技術(shù)是要保證在任何時(shí)刻只能把一組數(shù)據(jù)發(fā)送到總線上，卻允許一個(gè)和多個(gè)部件同時(shí)接受總線上的信息。所用的電路通常為三態(tài)門電路。

◎系統(tǒng)時(shí)鐘及時(shí)序：教學(xué)機(jī)晶振1.8432MHz，3分頻后用614.4KHz的時(shí)鐘作為系統(tǒng)主時(shí)鐘，使CPU、內(nèi)存、IO同步運(yùn)行。

CPU內(nèi)部的有些寄存器用時(shí)鐘結(jié)束時(shí)的上升沿完成接受數(shù)據(jù)，而通用寄存器是用低電平接收的。內(nèi)存或I/O讀寫(xiě)操作時(shí)，每個(gè)總線周期由兩個(gè)時(shí)鐘組成，第一個(gè)時(shí)鐘，稱為地址時(shí)間，用于傳送地址;第二個(gè)時(shí)鐘，稱為數(shù)據(jù)時(shí)間，用于讀寫(xiě)數(shù)據(jù)

◎靜態(tài)存儲(chǔ)器的字位擴(kuò)展：

教學(xué)計(jì)算機(jī)的內(nèi)存儲(chǔ)器用靜態(tài)存儲(chǔ)器芯片實(shí)現(xiàn)，由2K字的ROM區(qū)和2K字RAM區(qū)組成。內(nèi)存字長(zhǎng)16位，按字尋址。

ROM由74LS2716只讀存儲(chǔ)器ROM(每片2048個(gè)存儲(chǔ)單元，每單元為8位二進(jìn)制位)兩片完成字長(zhǎng)的擴(kuò)展。地址分配在：0～2047