臺積電16nm OIP 3套參考流程確立

　　臺積電宣布16奈米OIP 3套全新參考設(shè)計流程確立。

　　臺積電17日宣布，在開放創(chuàng)新平臺(OIP)架構(gòu)下成功推出3套全新經(jīng)過矽晶驗證的參考流程，協(xié)助客戶實現(xiàn)16FinFET系統(tǒng)單晶片(SoC)與三維晶片堆疊封裝設(shè)計;同時更可提供客戶即時靈活、創(chuàng)新、客制化的設(shè)計生態(tài)環(huán)境進而提升未來行動與企業(yè)運算產(chǎn)品的效能。

　　臺積電16奈米制程開發(fā)馬不停蹄，自今年4月與ARM共同宣布，完成首件采用16奈米FinFET制程ARM Cortex-A57處理器設(shè)計定案能進一步提升未來行動與企業(yè)運算產(chǎn)品的效能，包括高階電腦、平板電腦與伺服器等具備高度運算應用的產(chǎn)品后，今天再度宣布推出16奈米的3套全新參考流程。臺積電表示，電子設(shè)計自動化領(lǐng)導廠商與該公司已透過多種晶片測試載具合作開發(fā)并完成這些參考流程的驗證。

　　臺積電研究發(fā)展副總經(jīng)理侯永清指出，這些參考流程讓設(shè)計人員能夠立即采用臺積公司的16FinFET制程技術(shù)進行設(shè)計，并且為發(fā)展穿透電晶體堆疊(TTS)技術(shù)的三維積體電路鋪路。對于臺積電及其開放創(chuàng)新平臺設(shè)計生態(tài)環(huán)境夥伴而言，及早并完整地提供客戶先進的矽晶片與生產(chǎn)技術(shù)著實是一項重大的里程碑。

　　臺積電16FinFET數(shù)位參考流程使用ARM CortexTM-A15多核心處理器做為驗證載具，協(xié)助設(shè)計人員采用此項新技術(shù)克服與FinFET結(jié)構(gòu)相關(guān)的挑戰(zhàn)，包括復雜的三維電阻電容模型(3D RC Modeling)與量化元件寬度(Quantized Device Width)。

　　臺積電16FinFET客制化設(shè)計參考流程藉由解決在16FinFET制程下復雜度提升的挑戰(zhàn)來協(xié)助客戶實現(xiàn)客制化設(shè)計，并提供符合16奈米制造及可靠性之設(shè)計法則。