CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計(jì)

摘要：為了提高數(shù)字集成電路芯片的驅(qū)動(dòng)能力，采用優(yōu)化比例因子的等比緩沖器鏈方法，通過Hspice軟件仿真和版圖設(shè)計(jì)測試，提出了一種基于CSMC 2P2M 0．6μm CMOS工藝的輸出緩沖電路設(shè)計(jì)方案。本文完成了系統(tǒng)的電原理圖設(shè)計(jì)和版圖設(shè)計(jì)，整體電路采用Hspice和CSMC 2P2M的0．6μm CMOS工藝的工藝庫(06mixddct02v24)仿真，基于CSMC 2P2M 0．6μm CMOS工藝完成版圖設(shè)計(jì)，并在一款多功能數(shù)字芯片上使用，版圖面積為1 mm×1 mm，并參與MPW(多項(xiàng)目晶圓)計(jì)劃流片，流片測試結(jié)果表明，在輸出負(fù)載很大時(shí)，本設(shè)計(jì)能提供足夠的驅(qū)動(dòng)電流，同時(shí)延遲時(shí)間短、并占用版圖面積小。
關(guān)鍵詞：CMOS工藝；輸出緩沖電路；版圖設(shè)計(jì)；MPW計(jì)劃；在片測試

近年來，CMOS集成電路產(chǎn)業(yè)高速發(fā)展，在各種消費(fèi)類電子、家電和汽車產(chǎn)品中越來越多應(yīng)用到CMOS芯片，但是在電子產(chǎn)品系統(tǒng)的設(shè)計(jì)過程中，隨著CMOS工藝尺寸越來越小，單位面積上集成的晶體管越來越多，極大地降低了芯片的成本，提高了芯片的運(yùn)算速度。但是，隨著工藝的進(jìn)步和尺寸的減小、芯片集成度的提高、多芯片模塊的出現(xiàn)和數(shù)據(jù)寬度的增加，芯片外部接口上、模塊內(nèi)芯片間的接口和芯片內(nèi)的總線與時(shí)鐘樹的大電容驅(qū)動(dòng)問題問題變得日益嚴(yán)峻，同時(shí)，它還隨著日益顯著的互聯(lián)線RLC效應(yīng)而變得越來越復(fù)雜。這個(gè)問題引起了緩沖器插入技術(shù)和比例緩沖器的大量研究。
對(duì)于一個(gè)CMOS集成電路芯片來說，對(duì)于接到片外的最終輸出級(jí)電路，需要驅(qū)動(dòng)包括壓點(diǎn)、封裝管殼以及印刷電路板的寄生電容，這些電容的總和可能達(dá)到幾十pF甚至上百pF。當(dāng)一個(gè)電路的輸出要驅(qū)動(dòng)一個(gè)很大的負(fù)載電容時(shí)，為了保證電路的工作速度，必須使輸出級(jí)能提供足夠大的驅(qū)動(dòng)電流。在一定工藝條件下，要增大驅(qū)動(dòng)電流必須增大MOS管的寬長比，然而輸出級(jí)MOS管的尺寸增大，又將使前一級(jí)電路的負(fù)載電容增大，使前一級(jí)的延遲時(shí)間加長。因此，在驅(qū)動(dòng)很大的負(fù)載電容時(shí)(不僅針對(duì)連接片外的輸出級(jí)，也包括扇出很大的電路，如時(shí)鐘發(fā)生器電路等)，需要一個(gè)設(shè)計(jì)合理的輸出緩沖器，緩沖器要能提供所需要的驅(qū)動(dòng)電流，同時(shí)又要使緩沖器的總延遲時(shí)間最小。在CMOS集成電路中，一般是用多級(jí)反相器構(gòu)成的反相器鏈做輸出緩沖器。這就是緩沖器插入技術(shù)和比例緩沖器的設(shè)計(jì)問題。
筆者首先介紹等比緩沖器的設(shè)計(jì)原理，最后基于CSMC2P2M 0．6μm CMOS工藝，針對(duì)各種緩沖器鏈的速度和面積優(yōu)化情況，提出了一種優(yōu)化的輸出緩沖電路的設(shè)計(jì)，并應(yīng)用在一款多功能數(shù)字芯片上參與MPW計(jì)劃流片。仿真和流片測試表明，本設(shè)計(jì)的輸出緩沖電路具有占用面積小、功耗低傳輸延遲小等優(yōu)點(diǎn)。

1 等比緩沖器鏈的設(shè)計(jì)
1．1 設(shè)計(jì)原理和優(yōu)化比例因子
比例緩沖器的兩種基本類型是等比和變比緩沖器。Lin在文獻(xiàn)中第一次提出了等比緩沖器，其各級(jí)反相器與第一級(jí)的大小成式(1)中的比例關(guān)系。Jaeger在進(jìn)一步的研究中得出了經(jīng)典的等比因子，其他一些研究者進(jìn)一步在最優(yōu)等比因子中考慮了分開的柵漏電容負(fù)載和短路等效電容。Vemurut討論了變比緩沖器，其各級(jí)的比例關(guān)系如式(2)所示。

所謂等比緩沖器鏈，就是使反相器鏈逐級(jí)增大相同的比例，這樣每級(jí)反相器有近似相同的延遲時(shí)間，對(duì)減小緩沖器的總延遲時(shí)間有利。模擬表明，當(dāng)反相器輸入波形的上升、下降時(shí)間與輸出波形的上升下降時(shí)間基本相等時(shí)，反相器的充放電電流為一個(gè)三角形波形，電流的峰值就是MOS管的最大飽和電流。如果輸入波形的上升、下降時(shí)間比輸出波形的大，則電流峰值下降，也就是說這種情況下沒有發(fā)揮出MOS管的最大驅(qū)動(dòng)能力。如果輸入波形的上升、下降時(shí)間比輸出波形的小，則充放電電流波形從三角形變?yōu)樘菪?，這說明充放電時(shí)間加長。
考慮一個(gè)逐級(jí)增大的S倍的反相器鏈，如圖1所示。

以第一級(jí)反相器尺寸為單位1，則第二級(jí)反相器中NMOS和PMOS的寬度都比第一級(jí)增大S倍，第三級(jí)比第一級(jí)增大S2倍，如此類推，第N級(jí)反相器比第一級(jí)增大SN-1倍。
如果忽略連線寄生電容和各個(gè)節(jié)點(diǎn)的PN結(jié)電容。則圖1的反相器鏈中有：

這里把C1看作依次增大尺寸的第N+1級(jí)反相器的輸入電容，因此有：

如果一個(gè)反相器驅(qū)動(dòng)一個(gè)和它相同的反相器的延遲時(shí)間為tp0，則上述反相器鏈中每級(jí)的延遲時(shí)間均為Stp0，則總的延遲時(shí)間tp為：

如果知道了tp0和Cin以及最終要驅(qū)動(dòng)的負(fù)載電容CL，則可以找到一個(gè)合適的N值，使輸出緩沖器總的延遲時(shí)間tp最小。可以得到：

這就是說，如果要使尺寸較小的電路(Cin很小)驅(qū)動(dòng)一個(gè)很大的負(fù)載電容CL，必須通過一個(gè)緩沖器，理想情況下，緩沖器由N級(jí)逐級(jí)增大e倍的反相器鏈組成，這樣可以使總延遲時(shí)間最小。