一種基于40nm CMOS工藝的新型溫度補償、高電源抑制比的帶隙基準源
作者 / 徐成陽 電子科技大學 微電子與固體電子學院(四川 成都 610054)
本文引用地址:http://m.butianyuan.cn/article/201803/377634.htm徐成陽(1993-),男,碩士生,研究方向:SOC/SIP 系統(tǒng)芯片技術。
摘要:基于TSMC40LP工藝設計了一種新穎的溫度補償、高電源抑制比的帶隙基準源。本設計采用全MOSFET設計,工作于1.1 V電源電壓,通過將MOSFET偏置在零溫度系數(shù)工作點,并結(jié)合溫度補償技術和有源衰減電路,實現(xiàn)在-40 ℃~125 ℃內(nèi)溫度變化系數(shù)為6.6 ppm/℃,低頻下電源抑制比為93 dB,高頻下電源抑制比為56 dB,與此同時,利用阻抗調(diào)試對環(huán)路穩(wěn)定性進行了補償。
0 引言
隨著集成電路產(chǎn)業(yè)的飛速發(fā)展,特別是在高精度集成電路的設計中,帶隙基準源都是一個非常重要的模塊,該模塊可以為其他電路提供高精度的基準源,在理想情況下,帶隙基準源的輸出電壓與電源電壓變化、工藝參數(shù)變化以及溫度變化等都無關。通過將具有不同溫度系數(shù)的電壓按一定系數(shù)相疊加,降低輸出電壓的溫度系數(shù)是帶隙基準源的基本原理。為了進一步降低帶隙基準源的輸出電壓溫度系數(shù),一般需要進行一階曲率補償,削弱溫度對輸出電壓精度的影響,得到的基準源輸出電壓溫度系數(shù)通常也在20 ppm/℃左右,若想得到更高精度的基準輸出電壓,則需要進行更為復雜的高階溫度項補償,雖然可以達到10 ppm/℃左右溫度系數(shù)的效果[1],但是增加了設計復雜度,難以實現(xiàn)。
全MOSFET電壓基準幾乎是低電源電壓應用下的唯一選擇,近年來,基于低電源電壓下的設計都是依賴于MOSFET工作于亞閾值的特性,使得MOSFET工作的溫度特性類似于BJT,從而可以達到低功耗的要求,然而由于結(jié)漏電會影響亞閾值特性,使得MOSFET的亞閾值特性只在有限的溫度范圍內(nèi)可靠,所以通常要達到寬的溫度操作范圍以及低的溫度系數(shù)都伴隨著大的功耗[2]。
1 電路介紹
本次設計利用MOSFET超閾值區(qū)的零溫系數(shù)工作點,通過合理偏置MOSFET的零溫系數(shù)工作點,并結(jié)合溫度曲線補償技術,在-40 ℃~125 ℃范圍內(nèi)達到低的溫度系數(shù)為6.6 ppm/℃,并且通過采用有源衰減器以及阻抗調(diào)試補償,得到較高的基準輸出電壓的電源抑制比,低頻下達到93 dB,高頻下達到56 dB。
MOSFET零溫系數(shù)點主要受閾值電壓和遷移率的影響,圖1顯示了MOSFET的轉(zhuǎn)移特性中漏源電流(Id)隨柵源電壓(Vgs)在不同溫度(TL、TN、TH)下的變化曲線。然而實際上MOSFET的轉(zhuǎn)移特性曲線不會理想地相較于某一點,而是成為一系列相交點簇,焦點的位置有較為敏感的溫度特性,主要取決于Vgs對于溫度的特性[3]。而零溫系數(shù)工作點的漂移主要源自于在載流子遷移率溫度系數(shù)和速度飽和指數(shù)不匹配所造成的二階效應。根據(jù)基礎SPICE-MOS模型[4]可得:
這是因為MOSFET的閾值電壓Vth具有負溫系數(shù),在低溫時,Vth較大,使得Vds>Vgs-Vth,MOSFET工作于飽和區(qū);而當在高溫時,Vth較小,使得Vds<Vgs-Vth,MOSFET工作于三極管區(qū)。這樣就可以利用合理的偏置漏源電壓Vds在全溫度范圍內(nèi)對溫度的二階效應進行補償,使得Vgs_ZTC具有最小的溫度系數(shù)。
如圖4所示為本設計基準電壓電路圖,其中偏置電路由P1-2、N1-3和RB組成;運算放大器由P3-4和N4-6構(gòu)成;基準產(chǎn)生電路由P5-6、R1、R2以及NX構(gòu)成。其中Rc與Cc為兩支環(huán)路的阻抗補償電路,通過提供一個左半平面的零點抵消環(huán)路主極點的影響,以對兩支環(huán)路(正反饋環(huán)路與負反饋環(huán)路)的穩(wěn)定性進行補償[7],避免了傳統(tǒng)的密勒補償帶來的極點推移,導致主極點推移向原點方向從而降低了高頻下輸出基準電壓的PSRR特性。
與此同時,在輸出基準電壓的PSRR方面,本設計利用有源衰減器,提升了高頻下輸出基準電壓的PSRR特性。如圖虛線中所示,類似于電流源[5],由此可以推算其PSRR如下:
其中,VN為電源噪聲,VO為運算放大器小信號輸出電壓,Add(s)為電源噪聲到運放輸出的增益,在較寬的頻率范圍內(nèi)其大致都為一個常數(shù)[6],Ax(s)為有源衰減器的增益,Z+與Z-分別為運算放大器正負輸入端的阻抗,而A0 (s)=A0 ? (1+s ?ωp0 ) ,A0(s)為運算放大器的增益,ωp0為運算放大器的輸出極點,在高頻時的PSRR的衰減主要是由于極點ωp0造成的,而Ax(s)=1-gm_NxR2a ,則可以設置R2a≈1?gm_Nx,使得衰減器的增益在接近ωp0處約為0 ,則基準輸出電壓的PSRR在高頻下能夠得到大的改善[6]。
2 設計與仿真
本次設計基于TSMC 40 nmLP工藝制程,設計電路圖中各個MOSFET尺寸如表1所示。
為達到較為準確的零溫系數(shù)偏置點,首先需要將NX偏置在零溫系數(shù)柵源電壓處,則可通過調(diào)節(jié)電阻R1,R1=Vgs_ZTC ? Id_ZTC,利用運算放大器虛短虛短特性,一級電流鏡的作用,使得B點電壓鉗位等于A點電壓且兩條支路電流相等,即可使得MOSFET偏置于零溫系數(shù)柵源電壓點;其中MOSFET的零溫系數(shù)柵源電壓及漏源電流需要通過實際的仿真得到,具體仿真結(jié)果如圖5所示。
如圖5所示,最佳零溫系數(shù)偏置點的Id_ZTC≈2.784 μA,Vgs_ZTC≈600.2 mV。
再者,通過調(diào)節(jié)電阻R2a以及R2b來調(diào)節(jié)NX的漏源偏置電壓以優(yōu)化零溫系數(shù)工作點進一步減小溫度敏感度,使得Vgs_ZTC隨溫度變化曲線在低溫段具有最大值,而在高溫段具有最小值,實現(xiàn)全溫度范圍內(nèi)的二階補償,此時最優(yōu)的漏源工作電壓為Vds_ZTC,則:
通過仿真得到的最佳Vgs_ZTC隨溫度變化曲線如圖5所示,在全溫度范圍內(nèi)變化幅度為841.9μV,此時的Vds_ZTC≈300 mV。
最終電路仿真得到輸出基準電壓隨溫度變化曲線如圖6所示。由圖6可知,得到的輸出基準電壓的溫度系數(shù)為:
(7)
對于輸出基準電壓PSRR特性,仿真結(jié)果如圖7所示。由圖7仿真結(jié)果可知,低頻下輸出基準電壓低頻下的PSRR為93 dB,最小為56 dB,而高頻下輸出基準電壓PSRR在60 dB以上。
本次設計基準電壓電路總功耗仿真如圖8所示。由圖8仿真結(jié)果可知,在低壓1.1 V電源電壓下,基準電壓電路總功耗為22 μW。
3 結(jié)論
本次設計利用MOSFET柵源電壓零溫系數(shù)點溫度特性,并采用一種新穎的基準電壓曲率補償技術與有源衰減器,在基于TSMC 40 nmLP工藝制程下,完成了一種工作于低壓1.1 V的全MOSFET基準電壓源。電源電壓為1.1 V,輸出基準電壓VREF=462 mV,典型下在-40 ℃~125 ℃的溫度系數(shù)TC為6.68 ppm/℃,低頻下的PSRR達到93 dB,最小為56 dB,而高頻下(>10MHz)PSRR均在60 dB以上,基準電壓電路總功耗為22 μW。
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本文來源于《電子產(chǎn)品世界》2018年第4期第52頁,歡迎您寫論文時引用,并注明出處。
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