三星2021年量產3nm工藝 性能提升35%

在智能手機、存儲芯片業(yè)務陷入競爭不利或者跌價的困境之時，三星也將業(yè)務重點轉向邏輯工藝代工。在今天的三星晶圓代工SFF美國分會上，三星宣布四種FinFET工藝，涵蓋了7nm到4nm，再往后則是3nm GAA工藝了，通過使用全新的晶體管結構可使性能提升35%、功耗降低50%，芯片面積縮小45%。

目前先進半導體制造工藝已經(jīng)進入10nm節(jié)點以下，臺積電去年率先量產7nm工藝，但沒有EUV光刻工藝，三星則選擇了直接進入7nm EUV工藝，進度上要比臺積電落后一年，不過三星現(xiàn)在要加速追趕了。

除了7nm FinFET工藝之外，三星還規(guī)劃了另外三種FinFET工藝——6nm、5nm、4nm，今年將完成6nm工藝的批量生產，并完成4nm工藝的開發(fā)。

今年4月份將完成5nm工藝的產品設計，下半年準備就緒，2020年三星將量產5nm工藝，這個進度差不多就跟臺積電量產5nm工藝的時間同步了，后者也是2020年量產5nm工藝。

4nm工藝之后三星將進入3nm節(jié)點，官方稱之為3GAE工藝，不過3nm工藝時代不再使用FinFET晶體管，而是使用全新的晶體管結構——GAA（Gate-All-Around環(huán)繞柵極）晶體管，通過使用納米片設備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強晶體管性能，主要取代FinFET晶體管技術。

此外，MBCFET技術還能兼容現(xiàn)有的FinFET制造工藝的技術及設備，從而加速工藝開發(fā)及生產。雖然三星官方?jīng)]有明確3GAE工藝量產時間，不過2021年量產是大概率事件。

與7nm技術相比，三星的3GAE工藝旨在將芯片面積減少45％，功耗降低50％或性能提高35％。基于GAA的工藝節(jié)點有望在下一代應用中廣泛采用，例如移動、網(wǎng)絡通訊、汽車電子、人工智能（AI）和IoT物聯(lián)網(wǎng)等。

目前三星還在開發(fā)3GAE工藝中，不過他們4月份就發(fā)布了3GAE工藝的PDK 1.0工藝設計套件，旨在幫助客戶盡早開始設計工作，提高設計競爭力，同時縮短周轉時間（TAT）。

除了上述先進工藝之外，三星在低功耗的FD-SOI工藝上也會繼續(xù)深入開發(fā)，今年會完成28FDS工藝后續(xù)的18FDS工藝以及1Gb容量的eMRAM存儲芯片后續(xù)的開發(fā)。