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imec首次展示CFET晶體管,將在0.7nm A7節(jié)點(diǎn)引入

作者: 時(shí)間:2024-06-24 來(lái)源:SEMI 收藏

自比利時(shí)微電子研究中心(imec)官網(wǎng)獲悉,6月18日,在2024 IEEE VLSI技術(shù)與電路研討會(huì)(2024 VLSI)上,imec首次展示了具有堆疊底部和頂部源極/漏極觸點(diǎn)的CMOS 器件。雖然這一成果的兩個(gè)觸點(diǎn)都是利用正面光刻技術(shù)獲得,但imec也展示了將底部觸點(diǎn)轉(zhuǎn)移至背面的可能性——這樣可將頂部元件的覆蓋率從11%提升至79%。

本文引用地址:http://m.butianyuan.cn/article/202406/460203.htm

從imec的邏輯技術(shù)路線(xiàn)圖看,其設(shè)想在A7節(jié)點(diǎn)器件架構(gòu)中引入技術(shù)。若與先進(jìn)的布線(xiàn)技術(shù)相輔相成,有望將標(biāo)準(zhǔn)單元高度從5T降低到4T甚至更低,而不會(huì)降低性能。在集成nMOS和pMOS垂直堆疊結(jié)構(gòu)的不同方法中,與現(xiàn)有的納米片工藝流程相比,單片集成被認(rèn)為是破壞性最小的。

imec在研討會(huì)上首次展示的具有頂部和底部觸點(diǎn)的功能單片CMOS CFET器件,柵極長(zhǎng)度為18nm,柵極間距為60nm,n型和p型之間的垂直間距為50nm。

imec負(fù)責(zé)人表示,在從正面開(kāi)發(fā)底部觸點(diǎn)時(shí),遇到了很多挑戰(zhàn),可能影響底部觸點(diǎn)電阻,并限制頂部器件工藝窗口。在2024 VLSI上,imec表明,盡管仍使用鍵合和減薄等額外工藝,這一設(shè)計(jì)是可行的,這使得背面底部接觸結(jié)構(gòu)成為對(duì)業(yè)界來(lái)說(shuō)具有強(qiáng)大吸引力的選擇。目前,該機(jī)構(gòu)正在持續(xù)進(jìn)行研究,以確定最佳的觸點(diǎn)布線(xiàn)方法。



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