使用NI LabVIEW 的自動(dòng)高電壓電擊測(cè)試

Test manager 將決定受測(cè)產(chǎn)品，并將該筆資訊送至 Test executive，讓操作者選擇要進(jìn)行測(cè)試的產(chǎn)品。操作者根據(jù)各系統(tǒng)設(shè)定以載入產(chǎn)品并開始測(cè)試，測(cè)試處理器接著將 DUT 載入至測(cè)試模塊中。一旦載入 DUT，即開始于特定模塊中進(jìn)行測(cè)試。Test executive 與測(cè)試處理器將于測(cè)試期間持續(xù)載入剩下的 DUT，Test manager 將跟著測(cè)試每組 DUT 直至完畢。Test manager 可動(dòng)態(tài)調(diào)用最多 12 組重入碼測(cè)試序列器 (Test Sequencer)，并接著動(dòng)態(tài)調(diào)用重入碼獨(dú)立測(cè)試程序。Test manager 將依據(jù)測(cè)試執(zhí)行檔啟動(dòng)測(cè)試程序 (Test executive)。

系統(tǒng)將管理于 LabVIEW 圖形化程式設(shè)計(jì)環(huán)境中管理所有測(cè)試模塊與 DUT。各測(cè)試模塊均具有靜態(tài)屬性集，其中數(shù)值將根據(jù)產(chǎn)品類型、測(cè)試階段、硬體設(shè)定，與其他處理屬性而有所變化。當(dāng)目前 DUT 的測(cè)試作業(yè)結(jié)束，測(cè)試系統(tǒng)將關(guān)閉記憶體內(nèi)的測(cè)試佇列。Test manager 將監(jiān)控測(cè)試狀態(tài)，并于 DUT 完成測(cè)試時(shí)通知 Test executive 測(cè)試通過/失敗狀態(tài)。Test executive 將接著讓測(cè)試器卸載 DUT，并將之放置于輸出盤 (Output tray) 中。.接著另 1 組 DUT 將載入至測(cè)試模塊，以進(jìn)行下個(gè)測(cè)試循環(huán)。各 12 個(gè)測(cè)試模塊均獨(dú)立進(jìn)行 DUT 載入、測(cè)試，與卸載循環(huán)。自動(dòng)化測(cè)試器則會(huì)將載入/卸載作業(yè)要求排入佇列。

共 2 組 NI PXI-7811R 模塊 則透過序列通訊 (SPI) 與 JTAG，分別溝通測(cè)試模塊與 DUT。此 2 個(gè) NI PXI-7811R 模塊均執(zhí)行相同的 LabVIEW FPGA 程序，但具有不同的同步機(jī)制 (Semaphore) 與 NI-VISA 來源可控制該模塊。

Test sequencer 將從測(cè)試程式中動(dòng)態(tài)呼叫測(cè)試案例 (Test case)，以控制 DUT 測(cè)試作業(yè)。由于記憶體必須容納測(cè)試程式與最多 12 組重入碼或 Test sequencer 的獨(dú)立備份，因此必須犧牲些許系統(tǒng)效能，以囊括所有 subVI 或 subfunction 重入碼。僅這些 subVI 即可形成系統(tǒng)瓶頸，或包含可產(chǎn)生重入碼的總體 (Global) 功能。此解決方桉則可降低整體系統(tǒng)記憶體的使用率，以提升相關(guān)效能。所有 Test sequencer 與測(cè)試程式均使用相同 FPGA，因此系統(tǒng)使用同步機(jī)制 (Semaphore) 或稱為載具 (Token)，以控制各 PXI-7811R 模塊。

所有 VI 均必須存取 FPGA 程序，以初始化該同步機(jī)制。各 FPGA 系統(tǒng)均具有獨(dú)立同步機(jī)制，可讓群組 A (1 ~ 6) 中的 1 個(gè)模塊存取第一個(gè) FPGA 系統(tǒng)；而群組 B (7 ~ 12) 的 1 個(gè)模塊則幾乎同步存取第二個(gè) FPGA 系統(tǒng)。每組 FPGA 的互動(dòng)作業(yè)極為短暫 – 約幾個(gè)毫秒 (Millisecond)；因此該方式適于分配 FPGA 來源程序，以支援 12 組對(duì)等程式。各模塊的各個(gè)測(cè)試程序約有 600 個(gè) FPGA 互動(dòng)作業(yè)。FPGAs 可非同步高速執(zhí)行 12 個(gè)模塊，以處理系統(tǒng)可負(fù)荷的所有流量。