Crolles2聯(lián)盟開發(fā)的超高密度SRAM單元采用45納米低成本低功率普通CMOS體效應(yīng)技術(shù)

Crolles2聯(lián)盟在京都VLSI研討會(huì)上宣布的論文，
為未來的低成本、低功耗、高密度消費(fèi)電路采用超小制程尺寸又添新選擇

日本京都 (2005年 VLSI 研討會(huì)) ， 2005年6月15日 - Crolles2聯(lián)盟今天宣讀一篇有關(guān)在正常制造條件下采用標(biāo)準(zhǔn)CMOS體效應(yīng)技術(shù)和45納米設(shè)計(jì)規(guī)則制造面積小于0.25平方微米的六晶體管SRAM位單元的論文*，這個(gè)單元尺寸比先前的解決方案縮小了一半。
Crolles2聯(lián)盟是由飛思卡爾半導(dǎo)體(NYSE: FSL, FSL.B)、飛利浦(NYSE: PHG, AEX: PHI)和意法半導(dǎo)體（紐約股票交易所：STM）三家公司組成的研發(fā)聯(lián)盟，1.5-Mbit陣列已經(jīng)在聯(lián)盟位于法國Crolles的300-mm圓晶試生產(chǎn)線上制造成功。Crolles2聯(lián)盟是業(yè)界最大的研發(fā)聯(lián)盟之一，在65-nm 和45-nm CMOS設(shè)計(jì)節(jié)點(diǎn)上居世界領(lǐng)先水平，這篇合作創(chuàng)作的論文強(qiáng)調(diào)了聯(lián)盟在研發(fā)上連續(xù)取得的成功。
飛思卡爾半導(dǎo)體的技術(shù)總監(jiān)Claudine Simson、飛利浦半導(dǎo)體的技術(shù)總監(jiān)Rene Penning de Vries和意法半導(dǎo)體技術(shù)總監(jiān)Laurent Bosson都表示："以我們的創(chuàng)新歷史和先進(jìn)的技術(shù)為依托，我們成功地證明了在45納米節(jié)點(diǎn)上制造功能電路和超高SRAM密度的可行性。"
先進(jìn)的Crolles2圓晶制造線正在300 mm上試產(chǎn)90納米CMOS器件，并計(jì)劃于2005年試產(chǎn)65納米CMOS器件。在45納米節(jié)點(diǎn)上取得新成功被視為進(jìn)入未來的大容量制造工藝的跳板。

滿足納米級(jí)的功率挑戰(zhàn)
半導(dǎo)體工業(yè)客戶期望元器件能夠變得更小，集成度和性能更高，而功率變得更低。為了滿足這一市場(chǎng)需求，半導(dǎo)體制造商不斷努力獲得更小的尺寸，而在這一過程中又產(chǎn)生了新的復(fù)雜問題，給半導(dǎo)體制造技術(shù)帶來了挑戰(zhàn)。
對(duì)于每一代新的制造工藝，工程師通常將芯片面積降低二分之一，但是，隨著工藝尺寸減小和氧化層變薄，控制漏電流成為半導(dǎo)體工業(yè)要解決的一個(gè)巨大挑戰(zhàn)，特別是對(duì)于為電池驅(qū)動(dòng)的產(chǎn)品如手機(jī)和MP3播放器設(shè)計(jì)的CMOS器件，漏電流是一個(gè)特別重要的因素。
為了迎接這一挑戰(zhàn)，Crolles2聯(lián)盟正在評(píng)估擴(kuò)展普通的CMOS工藝技術(shù)，在45納米節(jié)點(diǎn)制造SRAM單元，同時(shí)取得所需的單元和晶體管性能。依靠聯(lián)盟在90和65納米節(jié)點(diǎn)上的技術(shù)經(jīng)驗(yàn)，工程師開發(fā)出了一個(gè)采用現(xiàn)有材料和流程并最大化技術(shù)模塊再用率的工藝。Crolles的科學(xué)家還在評(píng)估其它的一些技術(shù)上比標(biāo)準(zhǔn)CMOS邏輯工藝更復(fù)雜的不太成熟的解決方案，包括金屬柵極技術(shù)和高K（電介質(zhì)系數(shù)）電解質(zhì)的應(yīng)用。

利用以前的45納米研發(fā)成果
在IEDM 2004（IEEE國際電子器件研究會(huì)）上，聯(lián)盟曾經(jīng)在一篇論文中論證過采用普通體系結(jié)構(gòu)為45納米低成本應(yīng)用設(shè)計(jì)晶體管的可行性，最初的方法是通過限制柵氧化層擴(kuò)大的同時(shí)縮小其特征來控制柵極漏電流，然后利用過程感生應(yīng)變硅（process-induced strained silicon）來補(bǔ)償隨后的性能損失。
作為高密度集成的一個(gè)實(shí)際論證，現(xiàn)在這個(gè)原則正在被運(yùn)用到功能性亞0.25平方微米六晶體管SRAM位單元的制造過程。為了加快關(guān)鍵層的實(shí)現(xiàn)，使開發(fā)階段成本最小化，聯(lián)盟使用了無掩膜蝕刻技術(shù)(e-beam)。不過，這種制造工藝完全兼容45納米CMOS制造工藝即將使用的光刻技術(shù)。這些功能性45納米SRAM位單元驗(yàn)證了采用普通制造流程在低成本圓晶上制造超高密度器件的概念。