HDL(Hardware Description Language),是硬件描述語言。顧名思義,硬件描述語言就是指對(duì)硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語言。HDL文本輸入硬件描述語言是用文本的形式描述硬件電路的功能,信號(hào)連接關(guān)系以及時(shí)序關(guān)系。它雖然沒有圖形輸入那么直觀,但功能更強(qiáng),可以進(jìn)行大規(guī)模,多個(gè)芯片的數(shù)字系統(tǒng)的設(shè)計(jì)。常用的HDL有ABEL,VHDL和Verilog HDL等。
VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。VHDL翻譯成中文就是超高速集成電路硬件描述語言,主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前,它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位,它也被用來設(shè)計(jì)ASIC。
VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì),或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件,一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可視部分,及端口)和內(nèi)部(或稱不可視部分),既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后,一旦其內(nèi)部開發(fā)完成后,其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。
· VHDL
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VHDL 程序舉例
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Verilog HDL和VHDL的比較