也許你常常會發(fā)現自己面臨相當緊張的項目最后期限要求。舉例來說，你的經理剛給你布置了為一個新電信系統(tǒng)設計電源的任務。設計從在FPGA上實現的概念證明開始，現在到了必須創(chuàng)造電源的時候。一個隔離式電源模塊提供12V電源，為先進的ASIC、微控制器、FPGA和各種其他元件供電。一如既往，這些元件實際上充滿了電路板的空間，提供充分的電力、穩(wěn)定性、熱性能、低噪聲及可靠性需要挑戰(zhàn)物理定律。而你只有一個星期時間來創(chuàng)造這個電源。(嘆息)沒錯，就是這樣，好戲開場了!
由于ASIC、微控制器和FPGA的大電流要求，你
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FPGA 電源
數字信號處理技術已經成功運用于信號地濾波、語音、圖像、音頻、信息系統(tǒng)、控制和儀表設備?？删幊虜底中盘柼幚砥髟?0 世紀70 年代地引入更是使DSP 技術突飛猛進，取得巨大成功，這些PDSP 都是基于精簡指令集(RISC)計算機范例的架構。它的優(yōu)勢源于大多說信號處理算法的乘-累加運算(MAC)都是非常密集的。通過多級流水線架構，PDSP 可以獲得僅受陣列乘法器的速度限制的MAC 速度。由此可以認為FPGA 也能夠用來實現MAC 單元，且具有速度優(yōu)勢，但是，如果PDSP 能夠滿足所需要的MAC 速度，那么
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FPGA 信號處理
本文敘述概括了FPGA應用設計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。
FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。
早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內部buffer、LE、RAM構建而成，LE由LUT(查找表)和D觸發(fā)器構成，RAM也往往容量非常小。
現在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復雜，支持的IO類型也更多，而且內部還集成了一
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FPGA Testbench
對自己的設計的實現方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。
下文總結了幾種進行時序約束的方法。按照從易到難的順序排列如下：
0. 核心頻率約束
這是最基本的，所以標號為0。
1. 核心頻率約束+時序例外約束
時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序
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FPGA 時序約束
上一篇文章我介紹了一下一片簡易CPU的設計，今天的課程我講仿真，也即前仿真。這次課程，小墨同學將和大家從建立工程開始，一步步梳理testbench的書寫過程，幫助大家對仿真有一個深刻的概念。以后在做項目時，不要動不動就把程序下到板子里調試，看問題不對再去改程序，再下到板子里調試，如此往返，會浪費大量的時間，簡單的項目還好，但是到了大型項目的話，是不可能有這么多時間讓我們這樣調的。因此，小墨同學在這里說，testbench很重要，做好了仿真，可以為我們節(jié)約大量的開發(fā)時間。
下面我們開始吧~
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FPGA Testbenth
在CNC(電腦數控)加工、激光切割、自動化磨輥弧焊系統(tǒng)、步進/伺服電機控制及其他由電機控制的機械組裝定位運動控制系統(tǒng)中，PID控制器應用得非常廣泛。其設計技術成熟，長期以來形成了典型的結構，參數整定方便，結構更改靈活，能滿足一般控制的要求。
此類運動控制系統(tǒng)的被控量常為速度、角度等模擬量，被控量與設定值之間的誤差值經離散化處理后，可由數字PID控制器實現的控制算法加以運算，最后再轉換為模擬量反饋給被控對象，這就是PID控制中常用的近似逼近原理。
采用這種結構設計的控制系統(tǒng)，其性能只能與原連
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FPGA PID
為了達到可靠的數據傳輸，借助存儲器來完成跨時鐘域通信也是很常用的手段。在早期的跨時鐘域設計中，在兩個處理器間添加一個雙口RAM或者FIFO來完成相互間的數據交換是很常見的做法。如今的FPGA大都集成了一些用戶可靈活配置的存儲塊，因此，使用開發(fā)商提供的免費IP核可以很方便的嵌入一些常用的存儲器來完成跨時鐘域數據傳輸的任務。使用內嵌存儲器和使用外部擴展存儲器的基本原理是一樣的，如圖1所示。
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圖1 借助存儲器的跨時鐘域傳輸
雙口RAM更適合于需要互通信的設計，只要雙方
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FPGA 存儲器
如果你是一名研究現場可編程門陣列(FPGA)的工程師，你就應該知道這些器件的高效運行需要優(yōu)化的電源序列。使用離散組件來滿足這些特定的電源需求通常需要一個額外的離散排序器或微控制器。然而，對于小外形尺寸應用來說，找到合適的部件常常會增加成本、時間，甚至外形尺寸，而這樣就不能滿足客戶的技術規(guī)格了。
如果你不想這么麻煩，不妨考慮一下電源管理集成電路(PMIC)。它主要有三方面的優(yōu)勢：
這是一款滿足你整個系統(tǒng)電源需要的單芯片解決方案。
他提供對所有電壓軌的電源監(jiān)控，使你能夠確認電源軌在系統(tǒng)技
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PMIC FPGA
隨著光通信行業(yè)的大力發(fā)展，光纜大規(guī)模部署，光網絡如何全面地測試成了運營商面臨的主要問題。傳統(tǒng)的測試方式有兩種：光損測試和OTDR測試法。光損測試采用光源和光功率計相結合來測試光鏈路的損耗，其優(yōu)點是設備價格低廉，使用簡單，但是需要兩名技術人員才能完成，并且無法準確定位光鏈路的故障點及其原因。OTDR測試可以測量光纖長度、傳輸衰減、接頭衰減和故障定位，具有測試時間短、速度快和精度高等優(yōu)點，但是使用OTDR測試，測試人員對測試結果有不同的解讀，很大程度上取決于使用者的經驗和能力，只有專家級的測試人員才能準確
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OTDR FPGA
摘要：針對目前市場上越來越多針對SDI信號的應用需求，提出了多路SDI電信號單波長光纖傳輸的實現方案，就方案中出現的由于FIFO“寫滿”或“讀空”引起的SDI信號傳輸誤碼，提出了一種基于FPGA內部PLL的可控時鐘，利用該時鐘作為FIFO的讀時鐘，實現SDI信號無損傳輸。
引言
串行數字接口(Serial Digital Interface，簡寫為SDI)是針對演播室環(huán)境提出的用單根電纜來傳輸數字視音頻信號的方式。在SMTPE-259M標準中
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SDI FPGA 光纖 FIFO PLL 數據還原 201503
摘要：大約三分之一的嵌入式設計人員考慮在嵌入式應用中采用FPGA，他們認為在設計中使用FPGA過于昂貴。但是，從系統(tǒng)級了解總體擁有成本(TCO) (由產品生命周期中的開發(fā)、改進、替換和維護成本來衡量)，您會發(fā)現FPGA是分立微控制器(MCU)/數字信號處理器(DSP)/ASSP產品靈活的競爭方案。
引言
工業(yè)自動化和過程控制生產商一直面臨持續(xù)的全球競爭和經濟壓力，商業(yè)模式和利潤不斷受到威脅，不得不應對成本挑戰(zhàn)，包括：
● 利潤和研發(fā)投入;
● 產品及時面市壓力以適應經濟狀況的變
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嵌入式 FPGA 工業(yè)以太網 DSP TCO MCU 201503
摘要：當前全球制造業(yè)發(fā)展越來越呈現數字化、網絡化和智能化的新特征，美國提出“工業(yè)互聯網”戰(zhàn)略、德國提出“工業(yè)4.0”戰(zhàn)略，主要意圖就是搶占智能制造這一未來產業(yè)競爭制高點。工業(yè)4.0革命將建立一個高度靈活的數字化、個性化產品與服務的生產模式，并將重組產業(yè)鏈分工。
第四次工業(yè)革命是綠色工業(yè)革命，一系列生產函數發(fā)生從自然要素投入為特征，到以綠色要素投入為特征的躍遷，并普及至整個社會。其核心特征應該是高效節(jié)能，網絡化與模塊化。
工業(yè)4.0將會通過自動
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工業(yè)4.0 物聯網 FPGA 處理器 201503
在特權的上篇博文《基于FPGA的跨時鐘域信號處理——專用握手信號》中提出了使用專門的握手信號達到異步時鐘域數據的可靠傳輸。列舉了一個簡單的由請求信號req、數據信號data、應答信號ack組成的簡單握手機制。riple兄更是提出了req和ack這兩個直接的跨時鐘域信號在被另一個時鐘域的寄存器同步時的亞穩(wěn)態(tài)問題。這個問題估計是整個異步通信中最值得探討和關注的。
很幸運，特權同學找到了很官方的說法——《Application Note42:Metast
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FPGA 亞穩(wěn)態(tài)
一、為啥要說任意分頻
也許FPGA中的第一個實驗應該是分頻實驗，而不是流水燈，或者LCD1602的"Hello World"顯示，因為分頻的思想在FPGA中極為重要。當初安排流水燈，只是為了能讓大家看到效果，來激發(fā)您的興趣(MCU的學習也是如此)。
在大部分的教科書中，都會提到如何分頻，包括奇數分頻，偶數分頻，小數分頻等。有些教科書中也會講到任意分頻(半分頻，任意分數分頻)原理，用的是相位與的電路，并不能辦到50%的占空比，也不是很靈活。
但沒有一本教科書會講到精
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FPGA DDS
不得不說，SDRAM的設計是我接觸FPGA以來調試最困難的一次設計，早在一個多月以前，我就開始著手想做一個SDRAM方面的教程，受特權同學影響，開始學習《高手進階，終極內存技術指南》這篇論文，大家都知道這篇文章是學習內存入門的必讀文章，小墨同學花了一些時間在這上面，說實話看懂這篇文章是沒什么問題的，文件講的比較直白，通俗易懂，很容易入手。當了解了SDRAM工作方式之后，我便開始寫代碼，從特權同學的那篇經典教程里面，我認真研讀代碼的來龍去脈，終于搞懂了特權同學的設計思想，并花了一些時間將代碼自己敲一遍，
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FPGA RISC
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