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EEPW首頁 >> 主題列表 >> cpld／fpga

基于CPLD和Embedded System的LED點(diǎn)陣顯示

  • 基于CPLD和Embedded System的LED點(diǎn)陣顯示,摘要：采用自頂向下的設(shè)計(jì)思想，綜合運(yùn)用EDA 技術(shù)、CPLD技術(shù)和共享式雙口RAM，解決了大屏幕LED點(diǎn)陣顯示屏無閃爍顯示的技術(shù)難題。給出了系統(tǒng)設(shè)計(jì)方法及實(shí)際電路。LED點(diǎn)陣顯示屏是顯示公共信息的一種重要顯示終端，其中
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FPGA器件的在線配置方法

  • FPGA器件的在線配置方法,摘要：介紹基于SRAM LUT結(jié)構(gòu)的FPGA器件的上電配置方式；著重介紹采用計(jì)算機(jī)串口下載配置數(shù)據(jù)的方法和AT89C2051單片機(jī)、串行EEPROM組成的串行配置系統(tǒng)的設(shè)計(jì)方法及實(shí)現(xiàn)多任務(wù)電路結(jié)構(gòu)中配置的方法，并從系統(tǒng)的復(fù)雜度、
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基于FPGA的四階IIR數(shù)字濾波器

  • 摘要：采用FPGA實(shí)現(xiàn)四階IIR數(shù)字濾波器，通過兩個二階節(jié)級聯(lián)構(gòu)成數(shù)字橢圓低通濾波器。通帶內(nèi)波紋小于0.1dB，阻帶衰減大于32dB。 常用的數(shù)字濾波器有ＦＩＲ數(shù)字濾波器和ＩＩＲ數(shù)字濾波器。ＦＩＲ數(shù)字濾波器具有精
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CPLD在線纜快速測試技術(shù)中的應(yīng)用

  • 1.引言隨著電子技術(shù)的發(fā)展，復(fù)雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice）以其高速、高...
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基于CPLD的視頻疊加

  • 上個月接到任務(wù)，要求設(shè)計(jì)一視頻鉆孔機(jī)，用攝像頭檢測孔位，腳踏開關(guān)控制電機(jī)鉆孔。由于要對準(zhǔn)孔位，因此顯示器上要...
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基于CPLD/FPGA高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

  • 0引言傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般采用單片機(jī)，系統(tǒng)大多通過PCI總線完成數(shù)據(jù)的傳輸。其缺點(diǎn)是數(shù)學(xué)運(yùn)算能力差...
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深入智能電網(wǎng)控制系統(tǒng): IT革命由此開始

  • ??????? 我們生活的方方面面越來越受新技術(shù)的影響——從我們手中的電話到我們的閱讀方式。 　　整個工業(yè)界都在向數(shù)字領(lǐng)域轉(zhuǎn)變——一個涵蓋了軟件，網(wǎng)絡(luò)，處理器，以及傳感器的融合與信息交換的信息技術(shù)(IT)新世界。 　　是什么使這種改變?nèi)绱瞬豢煽咕?，看起來沒有任何行業(yè)能夠阻止它的腳步?這當(dāng)中有很多原因，從快速的物流和服務(wù)，到巨大的生產(chǎn)力。無論如何，最重要的還是性價(jià)比。事實(shí)證明，信息技術(shù)帶
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基于DSP與CPLD的多通道數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

  • 基于DSP與CPLD的多通道數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì),用于實(shí)時控制系統(tǒng)的嵌入式系統(tǒng)經(jīng)常需要對模擬量進(jìn)行測量，通常的方法是以MCU為主產(chǎn)生采集控制時序控制模數(shù)轉(zhuǎn)換器，并通過中斷或查詢的方式讀取轉(zhuǎn)換后的結(jié)果。由MCU產(chǎn)生采集控制時序?qū)⒄加幂^多的系統(tǒng)軟硬件資源。而在
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基于賽靈思FPGA的硬件加速技術(shù)打造高速系統(tǒng)

  • 該平臺采用可編程邏輯實(shí)現(xiàn)片上系統(tǒng)，以 MicroBlaze CPU或 PowerPC® CPU 作為其核心。 CPU 為操作系統(tǒng)與用戶空間應(yīng)用軟件運(yùn)行 MLE Linux 軟件棧。由于采用 MicroBlaze 或PowerPC 作為主 CPU，當(dāng)運(yùn)行嵌入式Linux 操作系統(tǒng)外加強(qiáng)大加密功能時該系統(tǒng)顯然無法提供所需要的計(jì)算性能。況且也無法改變物理硬件。為了實(shí)現(xiàn)系統(tǒng)加速，我們使用可編程系統(tǒng)把計(jì)算從軟件域轉(zhuǎn)移到硬件側(cè)。
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基于FPGA的改進(jìn)DES算法的實(shí)現(xiàn)

  • 介紹了DES算法原理，詳細(xì)分析了子密鑰生成、S盒和輪函數(shù)的設(shè)計(jì)。將DES算法采用資源優(yōu)先方案，在輪函數(shù)內(nèi)部設(shè)置流水線架構(gòu)，提高了整體處理速度；簡化子密鑰與原始密鑰的生成關(guān)系，實(shí)現(xiàn)子密鑰在迭代過程的動態(tài)分發(fā)；利用雙重case語句實(shí)現(xiàn)S盒的變換功能，加快算法執(zhí)行速度。運(yùn)用硬件描述語言Verilog,采用自頂向下的設(shè)計(jì)思想,在FPGA平臺上實(shí)現(xiàn)了改進(jìn)DES算法的功能。
  • 關(guān)鍵字： FPGA  DES  算法    

基于改進(jìn)的CORDIC算法的FFT復(fù)乘及其FPGA實(shí)現(xiàn)

  • 根據(jù)定點(diǎn)FFT中旋轉(zhuǎn)因子所對應(yīng)的CORDIC旋轉(zhuǎn)方向可預(yù)先求解的特點(diǎn)，改進(jìn)了CORDIC算法中旋轉(zhuǎn)方向的計(jì)算方法，在節(jié)約乘法器資源的同時兼顧了速度與精度的要求，并基于改進(jìn)的CORDIC算法，利用FPGA實(shí)現(xiàn)了這種FFT復(fù)乘模塊。仿真結(jié)果表明該設(shè)計(jì)可行，具有一定的實(shí)際意義和應(yīng)用前景。
  • 關(guān)鍵字： CORDIC  FPGA  FFT  算法    

基于FPGA和DSP的雷達(dá)模目信號設(shè)計(jì)

  • 基于FPGA和DSP的雷達(dá)模目信號設(shè)計(jì),摘要：在雷達(dá)信號處理分系統(tǒng)調(diào)試時，經(jīng)常用到模目信號。為了獲得實(shí)時多波束雷達(dá)模目信號，提出一種基于FPGA和DSP的產(chǎn)生方法，利用FPGA產(chǎn)生時序及控制，DSP實(shí)時計(jì)算出所需要的回波，這樣即使在沒有陣面數(shù)據(jù)的情況下，
  • 關(guān)鍵字： 信號  設(shè)計(jì)  雷達(dá)  DSP  FPGA  基于  

基于DSP的視頻采集存儲系統(tǒng)的研究與設(shè)計(jì)

  • 數(shù)字圖象處理技術(shù)在電子通信與信息處理領(lǐng)域得到了廣泛的應(yīng)用，設(shè)計(jì)一種功能靈活、使用方便、便于嵌入到系統(tǒng)中...
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基于DSP+CPLD的智能IED設(shè)計(jì)

  • 基于DSP+CPLD的智能IED設(shè)計(jì),本文的設(shè)計(jì)師基于DSP和CPLD搭建的智能IED(Intelligent Electronic Device，智能電力監(jiān)測裝置)可以同時采集多路信號，并通過FFT算法得到電網(wǎng)運(yùn)行的關(guān)鍵數(shù)據(jù)?！　』贗EC61850的智能變電站的邏輯如圖1所示。IEC61850協(xié)
  • 關(guān)鍵字： IED  設(shè)計(jì)  智能  CPLD  DSP  基于  

FPGA實(shí)現(xiàn)100G光傳送網(wǎng)的設(shè)計(jì)

  • 引言目前的網(wǎng)絡(luò)載荷不斷增大，供應(yīng)商很難實(shí)施并管理他們的高級系統(tǒng)。為適應(yīng)對帶寬不斷增長的需求，光傳送網(wǎng)(OTN)成為下一代骨干網(wǎng)絡(luò)。光纖迅速替代了銅線和其他介質(zhì)，成為最快、最可靠的傳輸介質(zhì)。網(wǎng)絡(luò)最重要的兩方面
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