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FPGA/CPLD設(shè)計(jì)思想與技巧

  • FPGA/CPLD設(shè)計(jì)思想與技巧,　　本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作中取得事半功倍的效果。　
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基于FPGA的空域復(fù)用MIMO MC一CDMA系統(tǒng)設(shè)計(jì)

  • FPGA MC-CDMA 基帶系統(tǒng) 移動(dòng)通信　　摘 要： MIMO技術(shù)、多載波技術(shù)與鏈路自適應(yīng)技術(shù)是未來(lái)移動(dòng)通信系統(tǒng)最值得關(guān)注的幾種物理層技術(shù)。MIMO技術(shù)在提高系統(tǒng)頻譜利用率方面性能卓越，多載波CDMA技術(shù)則能有效地對(duì)抗頻率選
  • 關(guān)鍵字： CDMA  系統(tǒng)  設(shè)計(jì)  MC  MIMO  FPGA  空域  復(fù)用  基于  

基于FPGA的數(shù)字幅頻均衡功率放大器的解決方案

  • 摘要：提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的設(shè)計(jì)方案。系統(tǒng)在完成基于AD620前級(jí)小信號(hào)放大電路設(shè)計(jì)的基礎(chǔ)上，分析了阻帶網(wǎng)絡(luò)的幅頻特性；結(jié)合分析結(jié)果與FIR 濾波算法給出了相應(yīng)的濾波器組成方案。后級(jí)功
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一種基于FPGA的正弦波信號(hào)發(fā)生器的設(shè)計(jì)

  • 摘要：現(xiàn)代測(cè)試領(lǐng)城中，經(jīng)常需要信號(hào)發(fā)生器提供多種多樣的的測(cè)試信號(hào)去檢驗(yàn)實(shí)際電路中存在的設(shè)計(jì)問(wèn)題。傳統(tǒng)的信號(hào)發(fā)生器多采用模擬電路搭建。以正弦波信號(hào)發(fā)生器為例，結(jié)合DDS直接數(shù)字合成技術(shù)，基于FPGA設(shè)計(jì)其他外圍
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一種基于FPGA的立體視頻轉(zhuǎn)換系統(tǒng)研究設(shè)計(jì)

  • 自由立體顯示器是一種無(wú)需佩戴輔助裝置就能觀看三維立體效果的顯示器。由于立體顯示器能夠真實(shí)還原三維...
  • 關(guān)鍵字： FPGA  立體視頻轉(zhuǎn)換  SDRAM  DVI  

基于DSP的1553B總線系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

  • 基于DSP的1553B總線系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn),摘要：在研究1553B總線協(xié)議特點(diǎn)的基礎(chǔ)上，提出了一種基于DSP的1553B總線接口設(shè)計(jì)方案．詳細(xì)描述了硬件電路的實(shí)現(xiàn)及軟件驅(qū)動(dòng)程序的編寫。在電路中采用DSPTMS320F2812為核心處理單元。BU-64843為1553B協(xié)議執(zhí)行元件，采
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基于ARM7和CPLD的數(shù)字公交站亭系統(tǒng)設(shè)計(jì)

  • 基于ARM7和CPLD的數(shù)字公交站亭系統(tǒng)設(shè)計(jì), 摘要：提出了一種基于ARM7 和CPLD 架構(gòu)的數(shù)字公交站亭系統(tǒng)。系統(tǒng)通過(guò)GPRS 模塊與公交控制中心實(shí)時(shí)通信，使用CA 認(rèn)證保證通信的安全性，采用兩塊SRAM 組成具有“乒乓邏輯”的高速緩存確保顯示數(shù)據(jù)的連續(xù)性
  • 關(guān)鍵字： ARM  DSP  CPLD  

多相濾波的數(shù)字相干檢波原理及FPGA實(shí)現(xiàn)

  • 多相濾波是實(shí)現(xiàn)數(shù)字下變頻及數(shù)字相干檢波的關(guān)鍵技術(shù)，是雷達(dá)、聲納和通信等系統(tǒng)中為數(shù)字信號(hào)處理提供高質(zhì)量的正交信號(hào)的有效手段。文中討論了多相濾波的基本原理，給出了采用多相濾波的方法對(duì)中頻帶限信號(hào)處理的仿真分析，并結(jié)合一款脈沖壓縮雷達(dá)中頻數(shù)字化接收機(jī)的實(shí)現(xiàn)方案進(jìn)行工程驗(yàn)證，結(jié)果表明，在技術(shù)指標(biāo)上可有效克服正交通道不一致問(wèn)題，具有較高的應(yīng)用價(jià)值。
  • 關(guān)鍵字： FPGA  多相濾波  數(shù)字  相干檢波    

基于FPGA的音樂(lè)播放控制電路設(shè)計(jì)

  • 基于FPGA的音樂(lè)播放控制電路設(shè)計(jì),　　隨著電子技術(shù)發(fā)展，電子電路的形式趨向復(fù)雜化，面對(duì)這一狀況，人們已經(jīng)清醒地認(rèn)識(shí)到，要分析和設(shè)計(jì)復(fù)雜的電子系統(tǒng)人工的方法已不適用。依靠傳統(tǒng)的實(shí)驗(yàn)教學(xué)已遠(yuǎn)不能滿足社會(huì)對(duì)高新技術(shù)人才的培養(yǎng)需要。本文就一個(gè)
  • 關(guān)鍵字： 控制  電路設(shè)計(jì)  播放  音樂(lè)  FPGA  基于  

基于FMC標(biāo)準(zhǔn)的FPGA夾層卡I/O設(shè)計(jì)

  • 基于FMC標(biāo)準(zhǔn)的FPGA夾層卡I/O設(shè)計(jì),　面對(duì)似乎層出不窮的新 I/O 標(biāo)準(zhǔn)，目前嵌入式系統(tǒng)設(shè)計(jì)人員繼續(xù)依靠 FPGA 來(lái)部署系統(tǒng)日益重要的外部 I/O 接口，這點(diǎn)絲毫不足為奇。FPGA 可提供大量可配置的 I/O，能在適當(dāng) IP 基礎(chǔ)上支持幾乎無(wú)限多種高度復(fù)雜的 I/O
  • 關(guān)鍵字： I/O  設(shè)計(jì)  夾層  FPGA  FMC  標(biāo)準(zhǔn)  基于  

基于ARM的可定制MCU可承擔(dān)FPGA的工作

  • 基于ARM的可定制MCU可承擔(dān)FPGA的工作,如今的產(chǎn)品生命周期可能短至六個(gè)月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢(shì)幾乎是不可能的。定制ASIC的設(shè)計(jì)周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長(zhǎng)。另外，標(biāo)準(zhǔn)單元ASIC還
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如何實(shí)現(xiàn)FPGA到DDR3 SDRAM存儲(chǔ)器的連接

  • 采用90nm工藝制造的DDR3 SDRAM存儲(chǔ)器架構(gòu)支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲(chǔ)密度更可高達(dá)2Gbits。該架構(gòu)無(wú)疑速度更快，容量更大，單位比特的功耗更低，但問(wèn)
  • 關(guān)鍵字： SDRAM  FPGA  DDR3  存儲(chǔ)器    

基于FPGA的寬帶數(shù)字接收機(jī)變帶寬數(shù)字下變頻器設(shè)計(jì)

  • 摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)了一個(gè)適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn)，實(shí)現(xiàn)了對(duì)輸入中頻信號(hào)的高效高速處理，同
  • 關(guān)鍵字： FPGA  寬帶數(shù)字  接收機(jī)  帶寬    

基于FPGA和IP Core的定制緩沖管理的實(shí)現(xiàn)

  • 隨著通信協(xié)議的發(fā)展及多樣化，協(xié)議處理部分PE在硬件轉(zhuǎn)發(fā)實(shí)現(xiàn)方面，普遍采用現(xiàn)有的商用芯片NP(Network Processor，網(wǎng)絡(luò)處理器)來(lái)完成，流量管理部分需要根據(jù)系統(tǒng)的需要進(jìn)行定制或采用商用芯片來(lái)完成。在很多情況下NP
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基于FPGA的DDFS與DDWS兩種實(shí)現(xiàn)方式

  • DDS(DirectDigitalFreqiaencySynthesizers)廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子對(duì)抗、電子測(cè)量等民...
  • 關(guān)鍵字： DDFS  DDWS  FPGA  
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