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一種高效的復(fù)信號處理芯片設(shè)計(jì)

摘要：本文提出了一種高效的復(fù)信號處理芯片的設(shè)計(jì)方法。本芯片是某雷達(dá)信號處理機(jī)的一部分，接收3組ADC的輸出復(fù)數(shù)據(jù)，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復(fù)用一個蝶形單元。本芯片由單片F(xiàn)PGA實(shí)現(xiàn)，計(jì)算精度高、速度較快，滿足雷達(dá)系統(tǒng)的實(shí)時處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復(fù)信號處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實(shí)時處理特點(diǎn)要求芯片運(yùn)
關(guān)鍵字： FFT FPGA 蝶形單元功率譜塊浮點(diǎn)

采用FPGA實(shí)現(xiàn)脈動陣列

微電子學(xué)的發(fā)展徹底改變了計(jì)算機(jī)的設(shè)計(jì)：集成電路技術(shù)增加了能夠安裝到單個芯片中的元器件數(shù)目及其復(fù)雜度。因此，采用這種技術(shù)可以構(gòu)建低成本、專用的外圍器件，從而迅速地解決復(fù)雜的問題。
關(guān)鍵字： FPGA 脈動陣列

基于CPLD的高速超聲車距報(bào)警器設(shè)計(jì)

摘要：本文給出了一個基于CPLD高速超聲車距報(bào)警器系統(tǒng)設(shè)計(jì)。關(guān)鍵詞：車距報(bào)警器；CPLD；雙口RAM 引言為減少汽車碰撞事故的發(fā)生，汽車碰撞技術(shù)在近年發(fā)展很快。汽車避撞技術(shù)首先需要解決的問題是汽車之間的安全距離，當(dāng)汽車與汽車之間的距離小于安全距離時，就應(yīng)該能夠自動報(bào)警。本文給出了高速防撞器的核心部分：車距報(bào)警器的設(shè)計(jì)方法。筆者設(shè)計(jì)了一款安裝于車前／車尾的便攜式系統(tǒng)，能在汽車停車、倒車以及行使過程中自動監(jiān)控汽車與其它汽車、人和障礙物之間的距離，如果距離小于規(guī)定的安全距離
關(guān)鍵字： CPLD

基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結(jié)合實(shí)際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達(dá)回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
關(guān)鍵字： AD9430 FPGA 數(shù)據(jù)采集

基于雙DSP的磁軸承數(shù)字控制器容錯設(shè)計(jì)

摘要：本文介紹了應(yīng)用于磁軸承的雙DSP熱備容錯控制方案，該方案采用時鐘同步技術(shù)，由總線表決模塊實(shí)現(xiàn)系統(tǒng)的容錯處理，硬件判決模塊實(shí)現(xiàn)硬件故障判斷。由中心仲裁模塊根據(jù)兩判決模塊的結(jié)果進(jìn)行復(fù)雜的仲裁，并完成切換和完善的報(bào)警邏輯，從而提高了磁軸承控制系統(tǒng)的可靠性。關(guān)鍵詞：容錯；磁軸承；控制器； CPLD； DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉(zhuǎn)子懸浮起來的一種新型高性能軸承，具有無接觸、無摩擦、高速度、高精度、不需潤滑和密封等一系列特點(diǎn)，在交通、超高速超精密加工
關(guān)鍵字： CPLD DSP 磁軸承控制器容錯

基于PCI總線的實(shí)時DVB碼流接收系統(tǒng)的硬件設(shè)計(jì)

摘要：本文介紹了基于PCI專用芯片PCI9054和CPLD的DVB碼流接收系統(tǒng)的硬件設(shè)計(jì)。該設(shè)計(jì)采用了PCI9054+CPLD的數(shù)字處理方案，并采用一種新的方法更高效地利用雙端口RAM，保證了高速、大容量數(shù)據(jù)流的實(shí)時處理。關(guān)鍵詞：DVB；PCI；CPLD；雙端口RAM；WDM模式前言通過PC接收DVB(數(shù)字視頻廣播)碼流已成為一項(xiàng)新的多媒體數(shù)據(jù)接收技術(shù)。因此，設(shè)計(jì)基于PC平臺的DVB碼流接收卡，是數(shù)字廣播電視發(fā)展的需要。由于DVB傳輸流的平均傳輸速率為6
關(guān)鍵字： CPLD DVB PCI WDM模式雙端口RAM 存儲器

基于FPGA的非對稱同步FIFO設(shè)計(jì)

摘要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計(jì)難點(diǎn)的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對稱同步FIFO的設(shè)計(jì)。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
關(guān)鍵字： FPGA VHDL 捕獲時間數(shù)字鎖相環(huán)(DPLL)

用CPLD實(shí)現(xiàn)Gollmann密鑰流發(fā)生器

摘要：本文根據(jù)Gollmann密鑰流發(fā)生器的原理和偽隨機(jī)序列產(chǎn)生的程序，利用VHDL語言和CPLD，設(shè)計(jì)出Gollmann密鑰流發(fā)生器。該發(fā)生器滿足一般的加密要求，可以保護(hù)信息傳輸?shù)陌踩?。關(guān)鍵詞：Gollmann ；VHDL ；CPLD；偽隨機(jī)序列引言對通信數(shù)據(jù)進(jìn)行加密的方法可分為兩大類：軟加密和硬加密。其中硬加密具有加密強(qiáng)度大、可靠性高等特點(diǎn)。本文根據(jù)流密碼發(fā)生器原理，用CPLD設(shè)計(jì)出了Gollmann流密碼發(fā)生器。原理密碼安全的偽隨機(jī)序列發(fā)生器用于流密碼時十分理想
關(guān)鍵字： CPLD Gollmann VHDL 偽隨機(jī)序列

CPLD器件的在系統(tǒng)動態(tài)配置

介紹一種利用微控制器動態(tài)配置CPLD器件的方法。將配置文件存放在存儲器中，配置文件中的控制代碼驅(qū)動在微處理器中運(yùn)行的配置引擎；將配置文件中的配置信息通過JTAG口移入CPLD，實(shí)現(xiàn)器件的動態(tài)配置
關(guān)鍵字： CPLD 器件動態(tài)配置系統(tǒng)

集系統(tǒng)級FPGA芯片XCV50E的結(jié)構(gòu)與開發(fā)

VirtexE系列是XILINX公司生產(chǎn)的新型FPGA芯片，可用來進(jìn)行數(shù)十萬邏輯門級的系統(tǒng)設(shè)計(jì)和百兆赫茲級的高速電路設(shè)計(jì)。
關(guān)鍵字： FPGA 50E XCV 50

基于FPGA的光柵尺信號智能接口模塊

介紹了一種基于ALTERA公司大規(guī)模可編程邏輯器件EPF10K10的多功能光柵尺處理品電路。敘述了該電路的主要電路――四倍頻細(xì)分、辨向電路、計(jì)數(shù)電路、接口處理電路的設(shè)計(jì)原理，風(fēng)時給出了詳細(xì)的電路和仿真波形。
關(guān)鍵字： FPGA 光柵信號模塊

基于FPGA的同步測周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)

摘要：本文介紹了一種同步測周期計(jì)數(shù)器的設(shè)計(jì)，并基于該計(jì)數(shù)器設(shè)計(jì)了一個高精度的數(shù)字頻率計(jì)。文中給出了計(jì)數(shù)器的VHDL編碼，并對頻率計(jì)的FPGA實(shí)現(xiàn)進(jìn)行了仿真驗(yàn)證，給出了測試結(jié)果。關(guān)鍵詞：頻率計(jì)；VHDL；FPGA；周期測量在現(xiàn)代數(shù)字電路設(shè)計(jì)中，采用FPGA結(jié)合硬件描述語言VHDL可以設(shè)計(jì)出各種復(fù)雜的時序和邏輯電路，具有設(shè)計(jì)靈活、可編程、高性能等優(yōu)點(diǎn)。本文將介紹一種基于FPGA，采用同步測周期的方法來實(shí)現(xiàn)寬頻段高精度數(shù)字頻率計(jì)的設(shè)計(jì)。圖1 同步測周期計(jì)數(shù)器
關(guān)鍵字： FPGA VHDL 頻率計(jì) 周期測量

軟體當(dāng)家的硬體設(shè)計(jì)走向

在過去，想獲得更隹的嵌入式產(chǎn)品功能，設(shè)計(jì)者想到的不二法門往往是采用更新一代的晶片制程技術(shù)，要不然，這樣的硬體設(shè)計(jì)取向至少能提供更小的尺寸，或更低的成本，而維持一定的功能水準(zhǔn)
關(guān)鍵字：嵌入式 FPGA DSP

Cyclone II FPGA滿足低成本大批量應(yīng)用需求

2004年8月A版　　Altera公司推出新款Cyclone II系列FPGA器件。Cyclone II FPGA的成本比第一代Cyclone器件低30%，邏輯容量大了三倍多，可滿足低成本大批量應(yīng)用需求。市場驅(qū)動力　　隨著低復(fù)雜度FPGA器件成本的不斷下降，具有靈活性和及時面市優(yōu)勢的FPGA與 ASIC相比更有競爭性，在數(shù)字消費(fèi)市場上的應(yīng)用也急劇增加。第一代Cyclone系列迄今發(fā)售了3百多萬片，在全球擁有3,000多位客戶，對大批量低成本數(shù)字消費(fèi)市場有著巨大的影響，該市場消納了三分之一的器件
關(guān)鍵字： FPGA 嵌入式