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EEPW首頁 >> 主題列表 >> cpld／fpga

基于CPLD的高壓電力線FSK MODEM設(shè)計

  • 介紹應(yīng)用CPLD實現(xiàn)非標(biāo)準(zhǔn)的FSK MODEM的設(shè)計方法；探討如何優(yōu)化算法和改良電路來減少系統(tǒng)的誤碼率，并給出應(yīng)用電路。
  • 關(guān)鍵字： MODEM  設(shè)計  FSK  力線  CPLD  高壓電  基于  

用TMS320LF2407和FPGA實現(xiàn)電能質(zhì)量監(jiān)測

  • 提出用TMS320LF2407和FPGA實現(xiàn)電能監(jiān)測的一種方案，闡述各模塊的設(shè)計和實現(xiàn)方法，本方案中，F(xiàn)PGA用于采樣16路交流信號并進行64次諧波分析。
  • 關(guān)鍵字： 質(zhì)量  監(jiān)測  電能  實現(xiàn)  FPGA  TMS320LF2407  

一種基于CPLD的PWM控制電路設(shè)計

Vitex-4平臺FPGA

  • 　　Xilinx公司基于ASMBLTM(Advanced Silicon Modular Block)架構(gòu)最近推出第4代Virtex系列器件Vitex-4平臺FPGA，成為具有成本優(yōu)勢的ASIC和ASSP替代解決方案。 Vitex-4平臺FPGA 　　Vitex-4平臺FPGA系列(Vitex-4 LX、SX、FX)提供不同的內(nèi)核功能組合(見圖1)。邏輯、存儲器、并行和串行I/O、嵌入式處理器、高性能DSP、增強時鐘管理、硬IP、混合信號以及其他功能模塊的優(yōu)化組合使Vitex-4系列可以完美地滿足特定
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博物館智能防盜保護器系統(tǒng)設(shè)計

  • 摘    要：本設(shè)計的目的是實現(xiàn)博物館藏品防盜和保護的智能化。以微處理器為核心，利用美國國家半導(dǎo)體的彩色圖像傳感器LM9628和溫度傳感器LM19進行環(huán)境監(jiān)控，并控制報警系統(tǒng)和空調(diào)系統(tǒng)以及進行圖像處理。關(guān)鍵詞：圖像傳感器；溫度傳感器；AVR單片機；CPLD引言博物館內(nèi)的藏品常常受到人為盜竊的威脅，周圍環(huán)境的變化也會對其造成破壞，因此需要極為可靠的防盜系統(tǒng)及完善的空調(diào)系統(tǒng)，本設(shè)計的目的就是實現(xiàn)對館藏品的智能化防盜和保護。博物館關(guān)閉時便可將此防盜保護器啟動，通過CMOS傳感器對博
  • 關(guān)鍵字： AVR單片機  CPLD  圖像傳感器  溫度傳感器  

嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)

  • 摘    要：本文介紹了一種基于嵌入式微控制器MSP430構(gòu)建的嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)方案，在實現(xiàn)了網(wǎng)絡(luò)時鐘同步的基礎(chǔ)上又提供了方便易用的網(wǎng)絡(luò)管理接口。關(guān)鍵詞：同步時鐘；MSP430單片機；數(shù)字鎖相環(huán)；CPLD同步時鐘系統(tǒng)是同步設(shè)備中實現(xiàn)同步通信的核心，因此，要實現(xiàn)數(shù)字同步網(wǎng)的設(shè)備同步就要求同步時鐘系統(tǒng)一方面要能提供精確的定時同步，另一方面還要能方便實現(xiàn)網(wǎng)絡(luò)管理中心對同步時鐘的管理。本文詳細(xì)介紹了利用嵌入式微控制器MSP430單片機和數(shù)字鎖相環(huán)(DPLL)來實現(xiàn)嵌入式
  • 關(guān)鍵字： CPLD  MSP430單片機  數(shù)字鎖相環(huán)  同步時鐘  

嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)

  • 摘    要：本文介紹了一種基于嵌入式微控制器MSP430構(gòu)建的嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)方案，在實現(xiàn)了網(wǎng)絡(luò)時鐘同步的基礎(chǔ)上又提供了方便易用的網(wǎng)絡(luò)管理接口。關(guān)鍵詞：同步時鐘；MSP430單片機；數(shù)字鎖相環(huán)；CPLD同步時鐘系統(tǒng)是同步設(shè)備中實現(xiàn)同步通信的核心，因此，要實現(xiàn)數(shù)字同步網(wǎng)的設(shè)備同步就要求同步時鐘系統(tǒng)一方面要能提供精確的定時同步，另一方面還要能方便實現(xiàn)網(wǎng)絡(luò)管理中心對同步時鐘的管理。本文詳細(xì)介紹了利用嵌入式微控制器MSP430單片機和數(shù)字鎖相環(huán)(DPLL)來實現(xiàn)嵌入式
  • 關(guān)鍵字： CPLD  MSP430單片機  數(shù)字鎖相環(huán)  同步時鐘  

列車車載GPS智能里程表的網(wǎng)絡(luò)化設(shè)計

  • 摘    要：本文提出了采用基于GPS的行駛里程數(shù)據(jù)采集和通過網(wǎng)絡(luò)通信控制器WebChip進行網(wǎng)絡(luò)化數(shù)據(jù)管理的智能里程表設(shè)計,并給出了具體設(shè)計方案。關(guān)鍵詞：車輛管理；GPS；WebChip；CPLD引言在鐵路列車車輛管理過程中，對列車每一節(jié)車廂行駛里程的統(tǒng)計，是對車廂進行管理和維護的一個重要依據(jù)。因此，獲取精確的行駛里程對于鐵路系統(tǒng)的高效、安全運營無疑是非常重要的。計算行駛里程的傳統(tǒng)方法：一種是靠人工估計，費時費力且不夠準(zhǔn)確；另一種是通過計算列車車輪行駛的距離，這種方法操作復(fù)
  • 關(guān)鍵字： CPLD  GPS  WebChip  車輛管理  

使用LeonardoSpectrum綜合Xilinx FPGA的VHDL程序

  • 摘   要： 本文總結(jié)了使用LeonardoSpectrum綜合Xilinx FPGA的VHDL程序應(yīng)用，以及在VHDL中使用不同類型RAM的方法。關(guān)鍵詞： LeonardoSpectrum；FPGA；VHDLLeonardoSpectrum 是Mentor Graphics公司設(shè)計的功能強大的EPLD/FPGA/ASIC綜合工具，支持大部分EPLD/FPGA廠商的產(chǎn)品。LeonardoSpectrum支持VHDL、Verilog、EDIF的綜合、優(yōu)化和定時分析，可
  • 關(guān)鍵字： FPGA  LeonardoSpectrum  VHDL  

一種近距雷達(dá)目標(biāo)檢測信號處理的FPGA實現(xiàn)

  • 摘   要： 本文在闡述某種近距雷達(dá)目標(biāo)檢測原理和FPGA技術(shù)發(fā)展?fàn)顩r的基礎(chǔ)上，著重討論用FPGA設(shè)計高性能的數(shù)字信號處理系統(tǒng)的方法，并給出一個應(yīng)用實例。關(guān)鍵詞：  FPGA；近距雷達(dá)；目標(biāo)檢測；數(shù)字信號處理前言FPGA及其相關(guān)技術(shù)是當(dāng)代微電子技術(shù)迅速發(fā)展的產(chǎn)物，目前已經(jīng)成為開發(fā)復(fù)雜數(shù)字系統(tǒng)的主要方式之一。某近距雷達(dá)系統(tǒng)要求利用在與被探測目標(biāo)的短暫交會過程中，對獲得的多普勒信號進行頻譜分析并完成動目標(biāo)的識別檢測。交會的短暫性對信號處理系統(tǒng)的實時性提出了嚴(yán)格的要求，在
  • 關(guān)鍵字： FPGA  近距雷達(dá)  目標(biāo)檢測  數(shù)字信號處理  

PCI總線至UTOPIA接口控制的CPLD設(shè)計實現(xiàn)

  • 摘   要： 本文采用Altera的CPLD實現(xiàn)了PCI總線至UTOPIA接口的邏輯轉(zhuǎn)換控制，為低成本實現(xiàn)ATM終端奠定了基礎(chǔ)。關(guān)鍵詞： CPLD ;   PCI總線 ; UTOPIA2總線引言  EDA技術(shù)憑借其高速、方便等特點而被廣泛應(yīng)用于通信領(lǐng)域。本文采用Altera的CPLD實現(xiàn)了PCI總線至UTOPIA接口的邏輯轉(zhuǎn)換控制，該設(shè)計再配上ATM線路成幀部件即可成為基于個人電腦的ATM終端設(shè)備，從而改善因成本較高、市場需求不足等原因
  • 關(guān)鍵字： CPLD  PCI總線  UTOPIA2總線  

精確綜合：下一代FPGA綜合平臺

  • 概述 電子系統(tǒng)設(shè)計正在發(fā)生著重要的轉(zhuǎn)變?？删幊踢壿嬈骷乖O(shè)計者可以開發(fā)具有千萬門以上、頻率超過300MHz以及嵌入式處理器的電路，能夠集成完整的系統(tǒng)。這一技術(shù)進步通過提供ASIC領(lǐng)域之外的全面的方法，正在引起設(shè)計過程的轉(zhuǎn)變。在迅速變化的可編程邏輯領(lǐng)域，EDA提供商面臨的挑戰(zhàn)是，如何提供與硅容量和復(fù)雜性同步的設(shè)計工具和方法。例如，ASIC領(lǐng)域用了15年來合并硅處理和基于可靠的功能性EDA軟件的設(shè)計方法。這種ASIC技術(shù)曾經(jīng)是工業(yè)領(lǐng)域的驅(qū)動力和發(fā)展方向。可以說ASIC處理造就了電子工業(yè)廉價的方案，導(dǎo)
  • 關(guān)鍵字： FPGA  

GPIB接口的FPGA實現(xiàn)

  • 電子設(shè)計應(yīng)用2004年第10期摘    要：GPIB接口是測試儀器中常用的接口方式。通過將接口設(shè)計分解為同步狀態(tài)機設(shè)計和寄存器讀寫電路設(shè)計，采用Verilog語言實現(xiàn)了滿足IEEE488.1協(xié)議的IP Core設(shè)計。將此IP Core固化到FPGA芯片中即可實現(xiàn)GPIB各種接口功能。關(guān)鍵詞：GPIB接口；狀態(tài)機；FPGA引言在自動測試領(lǐng)域中，GPIB通用接口是測試儀器常用的接口方式，具有一定的優(yōu)勢。通過GPIB組建自動測試系統(tǒng)方便且費用低廉。而GPIB控制芯片是自動測試系統(tǒng)中
  • 關(guān)鍵字： FPGA  GPIB接口  狀態(tài)機  

實現(xiàn)FPGA與PC的串行通信

  • 電子設(shè)計應(yīng)用2004年第10期摘    要：本文主要介紹了基于FPGA技術(shù)實現(xiàn)與PC串行通信的過程，給出了各個模塊的具體實現(xiàn)方法，分析了實現(xiàn)結(jié)果，驗證了串行通信的正確性。關(guān)鍵詞：串行通信；FPGA引言串行通信即串行數(shù)據(jù)傳輸，實現(xiàn)FPGA與PC的串行通信在實際中，特別是在FPGA的調(diào)試中有著很重要的應(yīng)用。調(diào)試過程一般是先進行軟件編程仿真，然后將程序下載到芯片中驗證設(shè)計的正確性，目前還沒有更好的工具可以在下載后實時地對FPGA的工作情況和數(shù)據(jù)進行分析。通過串行通信，可以向FPGA
  • 關(guān)鍵字： FPGA  串行通信  

應(yīng)用SoPC Builder開發(fā)電子系統(tǒng)

  • 電子設(shè)計應(yīng)用2004年第9期摘    要：本文從系統(tǒng)總線設(shè)計、用戶自定義指令和FPGA協(xié)處理器的應(yīng)用這三個方面詳細(xì)介紹了如何應(yīng)用SoPC設(shè)計思想和SoPC Builder工具來開發(fā)電子系統(tǒng)。通過應(yīng)用SoPC Builder開發(fā)工具，設(shè)計者可以擺脫傳統(tǒng)的、易于出錯的軟硬件設(shè)計細(xì)節(jié)，從而達(dá)到加快項目開發(fā)、縮短開發(fā)周期、節(jié)約開發(fā)成本的目的。關(guān)鍵詞：SoPC；SoPC Builder；FPGA引言隨著技術(shù)的進一步發(fā)展，SoC設(shè)計面臨著一些諸如如何進行軟硬件協(xié)同設(shè)計，如何縮短電子產(chǎn)品開
  • 關(guān)鍵字： FPGA  SoPC  SoPC  Builder  
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