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基于DDS技術(shù)和單片機(jī)設(shè)計(jì)的射頻信號(hào)干擾器

　　文中介紹的干擾器能夠產(chǎn)生3種干擾信號(hào)：隨機(jī)干擾、點(diǎn)頻干擾和掃頻干擾，其中點(diǎn)頻干擾和掃頻干擾是基于單片機(jī)對(duì)DDS芯片AD9852的控制產(chǎn)生，整個(gè)系統(tǒng)的控制靈活、高效。測(cè)試結(jié)果表明，系統(tǒng)能夠準(zhǔn)確產(chǎn)生所需要的干擾信號(hào)，滿足抗干擾性能測(cè)試的需要。雖然本設(shè)計(jì)產(chǎn)生的干擾信號(hào)位于406 MHz頻段，但這樣的電路結(jié)構(gòu)也可用于其它頻段(需修改VCO、PLL等電路)，例如手機(jī)通信頻段，因此本電路結(jié)構(gòu)對(duì)其它頻段的應(yīng)用同樣具有借鑒意義。　　隨著電子設(shè)備的使用越來(lái)越普遍，電子設(shè)備之間的干擾問(wèn)題也越來(lái)越突出，特別是通信設(shè)備的
關(guān)鍵字： DDS AD9852

基于DDS的短波射頻頻率源設(shè)計(jì)與實(shí)現(xiàn)

　　介紹了直接數(shù)字頻率合成(DDS)的結(jié)構(gòu)和原理，并將DDS技術(shù)應(yīng)用于短波射頻通信頻率源中。實(shí)現(xiàn)了一種基于單片機(jī)+DDS可編程低噪聲頻率源，輸出信號(hào)范圍46.5~75 MHz.實(shí)驗(yàn)結(jié)果表明，該頻率源具有頻率分辨率高、相位噪聲低等優(yōu)點(diǎn)，滿足短波射頻通信系統(tǒng)對(duì)頻率源的設(shè)計(jì)要求。　　頻率源是現(xiàn)代短波射頻通信系統(tǒng)的核心，對(duì)整個(gè)系統(tǒng)的正常運(yùn)行起著決定性的作用。作為射頻電路與系統(tǒng)的核心設(shè)備，頻率源的好壞關(guān)系著整個(gè)系統(tǒng)的穩(wěn)定性。現(xiàn)在的頻率合成技術(shù)正朝著雜散和相位噪聲更低的方向發(fā)展，同時(shí)還要求有更寬的頻帶和更高的頻率
關(guān)鍵字： DDS 射頻

冗余時(shí)鐘的平滑時(shí)鐘切換——電子設(shè)計(jì)

　　摘要：　　檢測(cè)到時(shí)鐘丟失時(shí)平滑切換到冗余時(shí)鐘源有助于避免系統(tǒng)運(yùn)行中斷。　　正文：　　當(dāng)今許多數(shù)據(jù)通信、網(wǎng)絡(luò)和計(jì)算機(jī)系統(tǒng)都需要實(shí)現(xiàn)時(shí)鐘冗余。組件或板級(jí)故障甚至簡(jiǎn)單的定期系統(tǒng)維護(hù)等引起的任何中斷都不應(yīng)造成系統(tǒng)運(yùn)行中斷。因此，為整個(gè)電路工作提供時(shí)序的系統(tǒng)時(shí)鐘必須避免因任何異常情況而中斷。帶冗余的理想時(shí)鐘發(fā)生器也必須能在檢測(cè)到時(shí)鐘錯(cuò)誤或丟失的情況下從母時(shí)鐘源平滑切換到子時(shí)鐘源或晶振。　　以下給出幾類常用的冗余時(shí)鐘方案，其中包括：　　動(dòng)態(tài)時(shí)鐘切換：根據(jù)這種方案，系統(tǒng)在檢測(cè)到母時(shí)鐘源丟失或錯(cuò)誤
關(guān)鍵字： VCO PLL

基于AD9854和FPGA的頻率特性測(cè)試儀

　　摘要：基于零中頻正交解調(diào)原理的頻率特性測(cè)試儀，用于檢測(cè)被測(cè)網(wǎng)絡(luò)的幅頻特性和相頻特性。系統(tǒng)采用集成數(shù)字直接頻率合成器AD9854產(chǎn)生雙路恒幅正交余弦信號(hào)，作為掃頻信號(hào)源，以FPGA為控制核心和運(yùn)算平臺(tái)，結(jié)合濾波器、放大器、混頻器及ADC電路，實(shí)現(xiàn)對(duì)雙端口網(wǎng)絡(luò)在1-40MHz頻率范圍內(nèi)頻率特性的點(diǎn)頻和掃頻測(cè)量，并在LCD屏上實(shí)時(shí)顯示相頻特性曲線和幅頻特性曲線。　　引言　　AD9854數(shù)字合成器是高度集成的器件，它采用先進(jìn)的DDS技術(shù)，片內(nèi)整合了兩路高速、高性能正交D/A轉(zhuǎn)換器，在高穩(wěn)定度時(shí)鐘的驅(qū)動(dòng)
關(guān)鍵字： AD9854 FPGA 濾波器 DDS ADC 201504

多模多制式調(diào)制信號(hào)發(fā)生技術(shù)

　　摘要：隨著通信行業(yè)以及數(shù)字技術(shù)的不斷發(fā)展，市場(chǎng)上經(jīng)常需要多模通信信號(hào)或多制式數(shù)字調(diào)制信號(hào)發(fā)生器，本文介紹了采用軟件無(wú)線電思想，基于“DDR2+FPGA+DAC+DDS+寬帶調(diào)制器”的硬件結(jié)構(gòu)的信號(hào)發(fā)生裝置，實(shí)現(xiàn)了TD-SCDMA、WCDMA、TD-LTE、FDD-LTE等多模信號(hào)以及BPSK、QPSK、OQPSK、DQPSK、8PSK、16QAM、32QAM、64QAM、2FSK、4FSK、GMSK等數(shù)字調(diào)制信號(hào)的發(fā)生，能很好滿足現(xiàn)代信號(hào)模擬的實(shí)際需求。　　1 引言　　
關(guān)鍵字：多模調(diào)制信號(hào) FPGA DDS FIR濾波器 201504

多路SDI信號(hào)單波長(zhǎng)無(wú)損光傳輸

　　摘要：針對(duì)目前市場(chǎng)上越來(lái)越多針對(duì)SDI信號(hào)的應(yīng)用需求，提出了多路SDI電信號(hào)單波長(zhǎng)光纖傳輸?shù)膶?shí)現(xiàn)方案，就方案中出現(xiàn)的由于FIFO“寫滿”或“讀空”引起的SDI信號(hào)傳輸誤碼，提出了一種基于FPGA內(nèi)部PLL的可控時(shí)鐘，利用該時(shí)鐘作為FIFO的讀時(shí)鐘，實(shí)現(xiàn)SDI信號(hào)無(wú)損傳輸。　　引言　　串行數(shù)字接口(Serial Digital Interface，簡(jiǎn)寫為SDI)是針對(duì)演播室環(huán)境提出的用單根電纜來(lái)傳輸數(shù)字視音頻信號(hào)的方式。在SMTPE-259M標(biāo)準(zhǔn)中
關(guān)鍵字： SDI FPGA 光纖 FIFO PLL 數(shù)據(jù)還原 201503

【從零開(kāi)始走進(jìn)FPGA】教你什么才是真正的任意分頻

　　一、為啥要說(shuō)任意分頻　　也許FPGA中的第一個(gè)實(shí)驗(yàn)應(yīng)該是分頻實(shí)驗(yàn)，而不是流水燈，或者LCD1602的"Hello World"顯示，因?yàn)榉诸l的思想在FPGA中極為重要。當(dāng)初安排流水燈，只是為了能讓大家看到效果，來(lái)激發(fā)您的興趣(MCU的學(xué)習(xí)也是如此)。　　在大部分的教科書中，都會(huì)提到如何分頻，包括奇數(shù)分頻，偶數(shù)分頻，小數(shù)分頻等。有些教科書中也會(huì)講到任意分頻(半分頻，任意分?jǐn)?shù)分頻)原理，用的是相位與的電路，并不能辦到50%的占空比，也不是很靈活。　　但沒(méi)有一本教科書會(huì)講到精
關(guān)鍵字： FPGA DDS

具PLL 的5 輸出超低抖動(dòng)時(shí)鐘分配器提供獨(dú)特的多芯片輸出同步方法

　　凌力爾特公司 (Linear Technology Corporation) 推出低相位噪聲整數(shù) N 合成器內(nèi)核 LTC6950，該產(chǎn)品具超低抖動(dòng)時(shí)鐘分配輸出電路。LTC6950 非常適用于產(chǎn)生和分配具高信噪比 (SNR) 時(shí)鐘數(shù)據(jù)轉(zhuǎn)換器必不可少的低抖動(dòng)信號(hào)。當(dāng)數(shù)字化或合成高模擬頻率時(shí)，保持?jǐn)?shù)據(jù)轉(zhuǎn)換器時(shí)鐘低抖動(dòng)是實(shí)現(xiàn)出色 SNR 水平的基礎(chǔ)。例如，新式電子系統(tǒng)需要用 ADC 直接數(shù)字化 RF 和高 IF 信號(hào)。憑借 18fsRMS 抖動(dòng) (在 12kHz 至 20MHz 帶寬上)，LTC6950 保證
關(guān)鍵字：凌力爾特 PLL LTC6950

基于X波段的經(jīng)典設(shè)計(jì)匯總，包括天線、振蕩器、濾波器等

　　根據(jù)IEEE 521-2002標(biāo)準(zhǔn)，X波段是指頻率在8-12 GHz的無(wú)線電波波段，在電磁波譜中屬于微波。而在某些場(chǎng)合中，X波段的頻率范圍則為7-11.2 GHz。通俗而言，X波段中的X即英語(yǔ)中的“extended”，表示“擴(kuò)展的”調(diào)幅廣播。本文介紹基于X波段的天線、頻率合成器、振蕩器等的設(shè)計(jì)實(shí)現(xiàn)方案，供大家參考。　　X波段頻率合成器設(shè)計(jì) 　　本文提出LL頻率合成方案是用于頻率合成器設(shè)計(jì)的一種較好的方案，PLL頻率合成器在相位噪聲特性、雜波抑制及頻
關(guān)鍵字：天線 VCO PLL

X波段頻率合成器設(shè)計(jì)

　　1 引言　　隨著現(xiàn)代通信技術(shù)的不斷發(fā)展，對(duì)頻率源的要求越來(lái)越高。一方面，由于通信容量的迅速擴(kuò)大，使得通信頻譜不斷向高端擴(kuò)展;另一方面，由于頻譜資源的相對(duì)匱乏，必須提高頻譜利用率，進(jìn)而對(duì)頻率源的頻譜純度和頻率穩(wěn)定度都提出了更高的要求。　　在無(wú)線通信領(lǐng)域中,為了提高頻譜利用率，現(xiàn)代通信系統(tǒng)對(duì)頻率合成器的精度、頻率分辨率、轉(zhuǎn)換時(shí)間和頻譜純度等指標(biāo)提出了越來(lái)越高的要求。頻率合成的方法主要有直接頻率合成(DS)、間接頻率合成(PLL)和直接數(shù)字頻率合成(DDS)等方案。直接頻率合成體積大、成本高, 有較
關(guān)鍵字： X波段 PLL VCO

X波段間接式頻率綜合器的設(shè)計(jì)

　　1 引言　　頻率源是所有電子系統(tǒng)(雷達(dá)、通訊、測(cè)控、導(dǎo)航等)的基本信號(hào)來(lái)源，其主要包括固定頻率源和合成頻率源兩類。其中合成頻率源又稱頻率合成(綜合)器，按其構(gòu)成方式可分為直接式和間接式。采用鎖相環(huán)(PLL)技術(shù)的間接頻率合成器目前應(yīng)用最為廣泛。直接模擬頻率合成器(DAS)采用倍頻器、分頻器、混頻器及微波開(kāi)關(guān)來(lái)實(shí)現(xiàn)頻率合成，具有最優(yōu)的近端相位噪聲和高速捷變頻特性，但結(jié)構(gòu)復(fù)雜、成本昂貴的特點(diǎn)限制其只能應(yīng)用于雷達(dá)等高端領(lǐng)域。直接數(shù)字合成器(DDS)目前也得到了廣泛應(yīng)用，但高性能DDS產(chǎn)品的輸出頻率還有待
關(guān)鍵字： X波段頻率綜合器 DDS

基于DDS的頻譜分析儀設(shè)計(jì)

　　1 引言　　直接數(shù)字頻率合成(DDS)是近幾年一種新型的頻率合成法，其具有頻率切換速度快，頻率分辨率高，以及便于集成等優(yōu)點(diǎn)。在此，設(shè)計(jì)了基于DDS的頻譜分析儀，該頻譜分析儀依據(jù)外差原理，被測(cè)信號(hào)與本征頻率混頻，實(shí)現(xiàn)信號(hào)的頻譜分析。　　2 系統(tǒng)設(shè)計(jì) 　　圖1給出系統(tǒng)設(shè)計(jì)框圖，主要由本機(jī)振蕩電路、混頻電路、放大檢波電路、頻譜輸出顯示電路等組成。通過(guò)單片機(jī)和現(xiàn)場(chǎng)可編程門陣列(FPGA)共同控制AD985l，以產(chǎn)生正弦掃頻輸出信號(hào)，然后經(jīng)濾波、程控放大得到穩(wěn)定輸出，與經(jīng)放大處理的被測(cè)信號(hào)混頻，再經(jīng)放
關(guān)鍵字： DDS FPGA AD985l

C波段寬帶捷變頻率綜合器設(shè)計(jì)

　　摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設(shè)計(jì)方法，采用直接數(shù)字頻率合成器(DDS)實(shí)現(xiàn)頻率捷變，采用倍頻鏈路擴(kuò)展輸出帶寬，通過(guò)與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號(hào)混頻將輸出頻率搬移到C波段。論述了DDS時(shí)鐘電路、倍頻鏈路以及混頻部分的設(shè)計(jì)方法，并給出了達(dá)到的主要技術(shù)指標(biāo)和測(cè)試結(jié)果。　　引言　　頻率合成器是現(xiàn)代通訊系統(tǒng)必不可少的關(guān)鍵電路，是電子系統(tǒng)的主要信號(hào)源，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。隨著系統(tǒng)對(duì)頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個(gè)數(shù)的要求越來(lái)越高，高穩(wěn)定、低相位噪聲、
關(guān)鍵字：變頻率綜合器 DDS PLL C波段合成器 201410

基于FPGA的任意分頻器設(shè)計(jì)

　　1、前言　　分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來(lái)進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過(guò)自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達(dá)到對(duì)時(shí)鐘的操作目的。　　2、整數(shù)倍分頻器的設(shè)計(jì) 　　2.1 偶數(shù)倍分頻　　偶數(shù)倍分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，只需要一個(gè)計(jì)數(shù)器進(jìn)行計(jì)數(shù)就能實(shí)現(xiàn)。如需要N分頻
關(guān)鍵字： FPGA 分頻器 PLL

怎樣為定時(shí)應(yīng)用選擇合適的采用PLL的振蕩器

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：定時(shí)應(yīng)用 PLL 振蕩器內(nèi)部時(shí)鐘合成器IC技術(shù)