fpga-pwm 文章進(jìn)入fpga-pwm技術(shù)社區(qū)

28納米FPGA: 降低功耗提高帶寬

　　低功耗和高帶寬是下一代高端設(shè)計的兩個主要需求。對全球范圍多個應(yīng)用領(lǐng)域的調(diào)研表明，以相同甚至更低功耗及成本來實現(xiàn)更大的帶寬已成為大勢所趨。現(xiàn)在應(yīng)對帶寬不斷增長的技術(shù)是演進(jìn)中的40G和100G系統(tǒng)(以及即將出現(xiàn)的400G系統(tǒng))。設(shè)計下一代FPGA來滿足目前對寬帶和低功耗需求的難度越來越大?！　?/li>
關(guān)鍵字： Altera FPGA

一種新的準(zhǔn)固定頻率滯環(huán)PWM電流控制方法

摘要：提出了一種新的準(zhǔn)固定頻率滯環(huán)PWM電流控制方法，該方法在滯環(huán)電流控制的基礎(chǔ)上，引入頻率反饋控制，使開關(guān)頻率基本固定，解決了目前廣泛使用的固定頻率電流控制方法具有的次諧波振蕩的問題，并且具有穩(wěn)定性好、
關(guān)鍵字：控制方法電流 PWM 頻率固定

基于FPGA的CMI編碼系統(tǒng)設(shè)計

摘要：提出了一種基于FPGA并利用Verilog HDL實現(xiàn)的CMI編碼設(shè)計方法。研究了CMI碼型的編碼特點，提出了利用Altera公司CycloneⅡ系列EP2C5Q型號FPGA完成CMI編碼功能的方案。在系統(tǒng)程序設(shè)計中，首先產(chǎn)生m序列，然后程序
關(guān)鍵字： FPGA CMI 編碼系統(tǒng)設(shè)計

FPGA實現(xiàn)時分多址的一種改進(jìn)型方法

摘要：利用FPGA實現(xiàn)時分多址的方法有很多種，但大多數(shù)方法都對FPGA芯片資源的占用非常巨大。針對這一問題，提出一種改進(jìn)型方法來實現(xiàn)時分多址。通過使用FPGA芯片內(nèi)部的雙口隨機(jī)訪問存儲器(雙口RAM)，利用同一塊RAM采
關(guān)鍵字： FPGA 時分多址改進(jìn)型

基于FPGA的數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)

摘要：基于FPGA和USB2．0的技術(shù)方案，設(shè)計了一種高速化和集成化的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)是以Altera公司的FPGA芯片EP2C5T144為主控芯片，以Cypress公司的EZ-USB FX2芯片為傳輸手段設(shè)計實現(xiàn)的。首先詳細(xì)介紹了整體系統(tǒng)的
關(guān)鍵字： FPGA 數(shù)據(jù)采集系統(tǒng)

有源箝位ZVSPWM控制串聯(lián)諧振變換器中提高同步整流效率的研究

摘要：最近，對帶有同步整流電路的有源箝位ZVS－PWM控制串聯(lián)諧振變換器的研究和應(yīng)用不斷取得進(jìn)展。不過，當(dāng)輸入電壓偏離特定值時，其效率會嚴(yán)重下降。通過對其各種工作模態(tài)轉(zhuǎn)換的分析，闡明了效率下降的原因。為解決
關(guān)鍵字：同步提高整流效率研究變換器諧振 ZVS PWM 控制

多電平逆變器載波PWM控制方法的仿真研究

摘要：討論了多電平逆變器的載波PWM控制方法，介紹了它們的原理，為了比較它們的控制效果，采用Matlab軟件進(jìn)行了仿真研究，最后根據(jù)仿真結(jié)果和分析，得出結(jié)論，并對今后的研究提出了建議。關(guān)鍵詞：載波PWM；多電平逆
關(guān)鍵字：方法仿真研究控制 PWM 逆變器載波電平

基于FPGA+DSP的雷達(dá)高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)

摘要：激光雷達(dá)的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進(jìn)行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A/D轉(zhuǎn)換器與數(shù)字信號處理器直接連接會導(dǎo)致數(shù)據(jù)傳輸不
關(guān)鍵字： FPGA DSP 雷達(dá) 高速數(shù)據(jù)

數(shù)字基帶傳輸系統(tǒng)的FPGA設(shè)計與實現(xiàn)

摘要：為了提高系統(tǒng)的集成度和可靠性，降低功耗和成本，增強(qiáng)系統(tǒng)的靈活性，提出一種采用非常高速積體電路的硬件描述語言(VHDL語言)來設(shè)計數(shù)字基帶傳輸系統(tǒng)的方法。詳細(xì)闡述數(shù)字基帶傳輸系統(tǒng)中信號碼型的設(shè)計原則，數(shù)
關(guān)鍵字： FPGA 數(shù)字基帶傳輸系統(tǒng)

Altera有望2012年成FPGA龍頭

　　市場分析師預(yù)測，全球營收排名第二大的可程序化邏輯組件供貨商Altera，有機(jī)會在2012年初取代該市場龍頭Xilinx躍上第一大供貨商位置。　
關(guān)鍵字： Altera FPGA

FPGA實現(xiàn)IRIG-B(DC)碼編碼和解碼的設(shè)計

為達(dá)到IRIG-B碼與時間信號輸入、輸出的精確同步，采用現(xiàn)代化靶場的IRIG-B碼編碼和解碼的原理，從工程的角度出發(fā)，提出了使用現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)IRIG-B碼編碼和解碼的設(shè)計方案和體系結(jié)構(gòu)，設(shè)計中會涉及到幾個不同的時鐘頻率，F(xiàn)PGA對時鐘的同步性具有靈活性、效率高、且功耗低。抗干擾性好的特點。結(jié)果表明，F(xiàn)PGA能夠確保為從設(shè)備提供同源的時鐘基準(zhǔn)，使時鐘與信號的延遲控制在200 ns以內(nèi)，從而得到了IRIG-B碼與時間精確同步的效果。
關(guān)鍵字： IRIG-B FPGA DC 編碼

基于FPGA與DSP的雷達(dá)高速數(shù)據(jù)采集系統(tǒng)

激光雷達(dá)的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進(jìn)行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A／D轉(zhuǎn)換器與數(shù)字信號處理器直接連接會導(dǎo)致數(shù)據(jù)傳輸不及時，影響系統(tǒng)可靠性、實時性。針對激光雷達(dá)回?fù)苄盘?，提出基于FPGA與DSP的高速數(shù)據(jù)采集系統(tǒng)，利用FPGA內(nèi)部的異步FIFO和DCM實現(xiàn)A／D轉(zhuǎn)換器與DSP的高速外部存儲接口(EMIF)之間的數(shù)據(jù)傳輸。介紹了ADC外圍電路、工作時序以及DSP的EMIF的設(shè)置參數(shù)，并對異步FIFO數(shù)據(jù)讀寫進(jìn)行仿真，結(jié)合硬件結(jié)構(gòu)詳細(xì)地
關(guān)鍵字： FPGA DSP 雷達(dá) 高速數(shù)據(jù)

高精度DDFS信號源FPGA實現(xiàn)

為進(jìn)行高精度信號源的設(shè)計，同時降低設(shè)計成本，以Cyclone II系列低端FPGA為核心，利用直接頻率合成技術(shù)，對正弦信號等數(shù)據(jù)進(jìn)行1／4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實現(xiàn)了正弦信號源的設(shè)計，同時，實現(xiàn)三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數(shù)字調(diào)制信號，系統(tǒng)還具有掃頻、指定波形次數(shù)等功能。仿真結(jié)果表明，信號源精度高，頻率調(diào)整步進(jìn)可達(dá)0．034 92 Hz，頻率范圍為0．034 92 Hz～9．375 MHz，制作成本低，功能豐富。
關(guān)鍵字： DDFS FPGA 高精度信號源

SoC FPGA上的策略考慮

SoC FPGA上的策略考慮,引言　　集成了 FPGA 架構(gòu)、硬核 CPU 子系統(tǒng)以及其他硬核 IP 的半導(dǎo)體器件 SoC FPGA 已經(jīng)發(fā)展到了一個“關(guān)鍵點”，它在今后十年中會得到廣泛應(yīng)用，為系統(tǒng)設(shè)計人員提供更多的選擇。對于在 FPGA 上開發(fā)的系統(tǒng)
關(guān)鍵字：考慮策略 FPGA SoC

PLD/FPGA硬件語言設(shè)計verilog HDL

PLD/FPGA硬件語言設(shè)計verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴(yán)格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
關(guān)鍵字： verilog HDL 設(shè)計語言硬件 PLD/FPGA