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基于Java平臺(tái)的FPGA嵌入式系統(tǒng)設(shè)計(jì)

傳統(tǒng)的嵌入式產(chǎn)品只能實(shí)現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個(gè)問題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種使用Java作為軟件平臺(tái)的基于FPGA的可編程嵌入式系統(tǒng)，以實(shí)現(xiàn)系統(tǒng)對(duì)多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
關(guān)鍵字： Java平臺(tái) JNI FPGA

基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)

考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級(jí),很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
關(guān)鍵字：定時(shí)器納秒級(jí) FPGA

獨(dú)立式多分辨率VGA/DVI壓縮存儲(chǔ)系統(tǒng)

一種獨(dú)立式多分辨率VGA/DVI壓縮存儲(chǔ)系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時(shí)支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲(chǔ)。在100 MHz時(shí)鐘頻率下，系統(tǒng)可以對(duì)圖像SXGA和UXGA實(shí)時(shí)壓縮為(25幀/s)和(17幀/s)。實(shí)驗(yàn)表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標(biāo)準(zhǔn)近似，PSNR值優(yōu)于JPEG標(biāo)準(zhǔn)。
關(guān)鍵字： VGA/DVI壓縮存儲(chǔ)系統(tǒng) 圖像壓縮 FPGA

SAR高速海量數(shù)據(jù)存儲(chǔ)與回放系統(tǒng)設(shè)計(jì)

為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達(dá)中頻采樣后高速海量數(shù)據(jù)的存儲(chǔ)問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲(chǔ)及回放系統(tǒng)設(shè)計(jì)方案。實(shí)驗(yàn)證明,該系統(tǒng)能以3 Gb/s碼流實(shí)時(shí)存儲(chǔ)數(shù)據(jù)具有強(qiáng)實(shí)時(shí)性，且性能穩(wěn)定，有很好的工程使用價(jià)值。
關(guān)鍵字：合成孔徑雷達(dá) 海量數(shù)據(jù)存儲(chǔ) FPGA

基于歐氏算法的RS硬件解碼方案的FPGA實(shí)現(xiàn)

在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運(yùn)算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實(shí)現(xiàn)，速率高、延遲小、通用性強(qiáng)、使用靈活。筆者在FPGA芯片上實(shí)現(xiàn)了GF（2 8）上符號(hào)速率為50Mbps的流式解碼方案，最大延時(shí)為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。
關(guān)鍵字： RS編譯碼差錯(cuò)控制編碼技術(shù) FPGA

一種跳頻MSK信號(hào)檢測(cè)算法及FPGA實(shí)現(xiàn)

為了準(zhǔn)確截獲并識(shí)別目標(biāo)信號(hào)，針對(duì)軍事通信信號(hào)環(huán)境設(shè)計(jì)了一種MSK信號(hào)檢測(cè)識(shí)別方法，并使用FPGA進(jìn)行了設(shè)計(jì)實(shí)現(xiàn)。
關(guān)鍵字： MSK信號(hào)檢測(cè) 頻譜利用率 FPGA

一種改進(jìn)型surendra背景更新算法的FPGA實(shí)現(xiàn)

針對(duì)現(xiàn)有的動(dòng)態(tài)背景提取運(yùn)動(dòng)目標(biāo)物體算法復(fù)雜且難以在硬件上實(shí)現(xiàn)的問題，研究了改進(jìn)型surendra背景更新算法原理的特點(diǎn)，提出了改進(jìn)型surendra背景更新算法的硬件結(jié)構(gòu)，并對(duì)硬件結(jié)構(gòu)進(jìn)行綜合、仿真后，在FPGA芯片上實(shí)現(xiàn)。
關(guān)鍵字：運(yùn)動(dòng)目標(biāo)提取 surendra背景更新算法 FPGA

基于FPGA+DSP的智能車全景視覺系統(tǒng)

為實(shí)現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺(tái)，設(shè)計(jì)了一種基于FPGA+雙DSP的實(shí)時(shí)6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個(gè)DSP組成。第一個(gè)FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
關(guān)鍵字：全景視覺系統(tǒng) FPGA+DSP 數(shù)字圖像采集與處理系統(tǒng)

基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設(shè)計(jì)

本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設(shè)計(jì)，該系統(tǒng)克服了模擬圖像監(jiān)控技術(shù)具有的弊端，在普通家庭、臨時(shí)性作業(yè)場(chǎng)所中具有很強(qiáng)的應(yīng)用前景。這些領(lǐng)域一般對(duì)視頻傳輸指標(biāo)的要求不一定很高，但要求便于攜帶，同時(shí)功耗較小(例如臨時(shí)性場(chǎng)合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點(diǎn)，可以有效地克服傳統(tǒng)的基于計(jì)算機(jī)的監(jiān)控系統(tǒng)的缺點(diǎn)。系統(tǒng)可做為一個(gè)智能部件“嵌入”到各種應(yīng)用系統(tǒng)中，如將其配上網(wǎng)絡(luò)接口接上計(jì)算機(jī)系統(tǒng)，即可構(gòu)成一個(gè)監(jiān)控網(wǎng)絡(luò)系統(tǒng)，是一種相對(duì)獨(dú)立的OEM部件。
關(guān)鍵字：圖像監(jiān)控系統(tǒng) NiosII FPGA

基于FPGA和多DSP的高速視覺測(cè)量系統(tǒng)的研究

針對(duì)高速視覺測(cè)量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點(diǎn)，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測(cè)量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測(cè)量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
關(guān)鍵字：高速視覺測(cè)量系統(tǒng) DSP FPGA

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號(hào)傳輸

提出一種實(shí)時(shí)數(shù)字化光纖傳輸系統(tǒng)，該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A／D轉(zhuǎn)換器將輸入的模擬信號(hào)數(shù)字化，再用FPGA對(duì)數(shù)據(jù)進(jìn)行處理，并通過光纖傳輸。同時(shí)，F(xiàn)PGA還控制A／D轉(zhuǎn)換器的工作。接收端用串行收發(fā)器TLK1501對(duì)接收數(shù)據(jù)進(jìn)行解碼處理，還原有效信號(hào)。實(shí)驗(yàn)表明，該系統(tǒng)實(shí)時(shí)性好、信號(hào)傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng)，系統(tǒng)具有可行性和有效性。
關(guān)鍵字：高速數(shù)字信號(hào)傳輸寬帶 FPGA

基于FPGA的915 MHz射頻讀卡器設(shè)計(jì)

參照ISO/IEC 18000-6 Type B 協(xié)議設(shè)計(jì)了一款工作頻率為915 MHz的射頻讀卡器，采用FPGA完成協(xié)議中規(guī)定的數(shù)字信號(hào)處理，C8051F020單片機(jī)作為主控器。利用Verilog HDL硬件描述語言，搭建FPGA內(nèi)部各個(gè)小模塊及系統(tǒng)的驗(yàn)證平臺(tái)，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標(biāo)器件，使用Quartus II進(jìn)行綜合，并通過時(shí)序和功能驗(yàn)證。
關(guān)鍵字：射頻讀卡器數(shù)字信號(hào)處理 FPGA

基于FPGA的違章車輛視頻檢測(cè)系統(tǒng)

近年來，ITS在城市交通管理方面得到了普遍應(yīng)用，在緩解道路交通、防范交通違章及事故發(fā)生等方面獲得了良好的效果。本文針對(duì)ITS應(yīng)用，特別是電子警察系統(tǒng)的應(yīng)用，提出了車輛違章視頻檢測(cè)方案，以適應(yīng)ITS的發(fā)展需求。
關(guān)鍵字：車輛違章檢測(cè) 電子警察 FPGA

基于FPGA的慢門限恒虛警處理電路設(shè)計(jì)及其仿真

雷達(dá)信號(hào)的檢測(cè)多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號(hào)，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號(hào)處理的重要組成部分，慢門限恒虛警處理主要是針對(duì)接收機(jī)熱噪聲，文中介紹一種基于FPGA嵌入式設(shè)計(jì)的慢門限恒虛警處理電路，給出了仿真模型及仿真結(jié)果，并已將其用于某檢測(cè)器中，取得了良好的經(jīng)濟(jì)效益。
關(guān)鍵字：慢門限恒虛警處理電路內(nèi)部噪聲 FPGA

基于Xilinx FPGA的DCM動(dòng)態(tài)重配置方法研究及實(shí)現(xiàn)

介紹了Xilinx FPGA中DCM的結(jié)構(gòu)和相關(guān)特性，提出了一種基于Xilinx FPGA的DCM動(dòng)態(tài)重配置的原理方法，并給出了一個(gè)具體的實(shí)現(xiàn)系統(tǒng)。系統(tǒng)僅通過外部和Xilinx XC4VFX100相連的少數(shù)控制線，就可以在輸入100 MHz時(shí)鐘源的條件下，對(duì)DCM進(jìn)行50～300 MHz范圍內(nèi)準(zhǔn)確、快速地變頻。本設(shè)計(jì)系統(tǒng)具有接口簡(jiǎn)單、實(shí)時(shí)性強(qiáng)、穩(wěn)定性高等特點(diǎn)，目前已成功應(yīng)用到某星載系統(tǒng)中。
關(guān)鍵字： DCM配置時(shí)鐘源 FPGA