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EEPW首頁 >> 主題列表 >> fpga-to-asic

并行CRC算法在FPGA上的實現(xiàn)

  • 循環(huán)冗余碼校驗CRC（Cyclic Redundancy Check）廣泛用于通訊領(lǐng)域和數(shù)據(jù)存儲的數(shù)據(jù)檢錯?；贔PGA在通訊領(lǐng)域和數(shù)據(jù)存儲的應(yīng)用越來越廣泛,CRC的編碼解碼模塊已經(jīng)是FPGA上的常用模塊了。采用超前位計算實現(xiàn)CRC在FPGA上的并行運算,通過實際應(yīng)用證明該算法能有效實現(xiàn)硬件的速度與資源合理平衡。
  • 關(guān)鍵字： 數(shù)據(jù)檢錯  CRC  FPGA  

數(shù)字電視CAS中DES加密模塊的FPGA實現(xiàn)

  • 一種基于FPGA的數(shù)據(jù)加密標(biāo)準(zhǔn)算法的實現(xiàn)。就資源優(yōu)先和性能優(yōu)先分別使用循環(huán)法和流水線法對DES加密算法進行了設(shè)計，并對其進行了比較。通過采用子密鑰簡單產(chǎn)生和ROM優(yōu)化S盒的方法，對流水線法進行改進，達(dá)到了資源占用率低、加密速度快的效果。
  • 關(guān)鍵字： 數(shù)據(jù)加密標(biāo)準(zhǔn)算法  DES  FPGA  流水線  

基于FPGA的虛擬邏輯分析儀的設(shè)計

  • 提出了一種基于FPGA的虛擬邏輯分析儀的設(shè)計。該系統(tǒng)對采集到的模擬或數(shù)字信號進行存儲、處理和邏輯分析。通過FPGA控制數(shù)據(jù)單次或連續(xù)采集、緩沖，通過PCI總線將緩沖區(qū)數(shù)據(jù)轉(zhuǎn)移到硬盤管理卡，由硬盤管理卡將數(shù)據(jù)存入海量硬盤。
  • 關(guān)鍵字： 虛擬邏輯分析儀  PCI總線  FPGA  

基于FPGA的ISA總線／MMи總線接口轉(zhuǎn)換設(shè)計

  • 某型導(dǎo)彈測試設(shè)備控制總線為通用的ISA總線，而通信接口總線為非標(biāo)準(zhǔn)的MMи總線。在此以FPGA為核心設(shè)計了一種ISA總線／MMи總線轉(zhuǎn)換電路，該電路可以完成2種制式的數(shù)據(jù)和控制指令轉(zhuǎn)換。給出了轉(zhuǎn)換電路原理框圖、FPGA配置電路和地址比較電路原理圖。實驗結(jié)果表明該電路具有轉(zhuǎn)換數(shù)據(jù)準(zhǔn)確，工作可靠等優(yōu)點。實際應(yīng)用表明，該電路完全能達(dá)到測試設(shè)備的要求。
  • 關(guān)鍵字： MMи總線  測試設(shè)備  FPGA  

基于FPGA的測量數(shù)據(jù)存儲交換技術(shù)

  • 以AT45DB041B為例，將FPGA和大容量串行flash存儲芯片的優(yōu)點有效地結(jié)合起來，實現(xiàn)了FPGA對串行存儲芯片的高效讀寫操作，完成了對大量測量數(shù)據(jù)的存儲處理和與上位機的交換，并在某電力局項目工頻場強環(huán)境監(jiān)測儀中成功應(yīng)用。
  • 關(guān)鍵字： Flash  串行存儲  FPGA  

基于ARM和FPGA的服務(wù)機器人運動控制系統(tǒng)研究

  • 介紹了一種基于ARM和FPGA的嵌入式控制系統(tǒng)，該系統(tǒng)既能獨立運行又能在計算機輔助下運行，是一種兼具柔性和開放性的系統(tǒng)。利用ARM的強大的數(shù)據(jù)流轉(zhuǎn)換功能和FPGA的快速配置能力，實現(xiàn)硬件可重構(gòu)。給出了系統(tǒng)的總體結(jié)構(gòu)、ARM和FPGA之間的通信設(shè)計，重點給出了基于NiosII的嵌入式可重構(gòu)底層控制設(shè)計，PWM功能模塊在FPGA上的實現(xiàn)。設(shè)計的系統(tǒng)集成度高、靈活。實驗表明系統(tǒng)具有高可靠性，能滿足服務(wù)機器人外圍器件多樣性控制的要求。ARM和FPGA不僅可以并行運行處理數(shù)據(jù)，其之間又可以互相通信，實現(xiàn)了系統(tǒng)的擴展
  • 關(guān)鍵字： 硬件可重構(gòu)  NiosII  FPGA  

基于FPGA的精密離心機光柵信號細(xì)分系統(tǒng)

  • 介紹一種基于FPGA的精密離心機光柵信號細(xì)分系統(tǒng)。說明了光柵信號的產(chǎn)生過程和基本處理方法，提出了一種綜合EDA技術(shù)與光柵莫爾條紋電子學(xué)細(xì)分技術(shù)的設(shè)計方案。通過VerilogHDL實現(xiàn)該系統(tǒng)的主要設(shè)計，并利用ISE軟件進行了仿真試驗。試驗表明,該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低廉等特點。
  • 關(guān)鍵字： ISE  信號細(xì)分系統(tǒng)  光柵信號  FPGA  

基于FPGA/SOPC的預(yù)測控制器設(shè)計與實現(xiàn)

  • 針對模型預(yù)測控制在微型設(shè)備及嵌入式系統(tǒng)應(yīng)用中的實時性問題,從硬件實現(xiàn)控制算法的角度研究了基于FPGA（field programmable gate array）的預(yù)測控制器的設(shè)計和實現(xiàn)。采用基于Nios II嵌入式軟核處理器的FPGA/SOPC（system on pro-grammable chip,可編程片上系統(tǒng)）方案,在FPGA芯片上構(gòu)建SOPC系統(tǒng),設(shè)計SOPC的硬件及軟件系統(tǒng),實現(xiàn)了基于FPGA的預(yù)測控制器;建立了基于FPGA和dSPACE系統(tǒng)的實時仿真平臺,并進行了控制器實時仿真實驗。實時
  • 關(guān)鍵字： 模型預(yù)測控制  SOPC  FPGA  

基于信元的FIFO設(shè)計在FPGA上的實現(xiàn)

  • 設(shè)計工程師通常在FPGA上實現(xiàn)FIFO(先進先出寄存器)的時候，都會使用由芯片提供商所提供的FIFO。本文提供了一種基于信元的FIFO設(shè)計方法以供設(shè)計者在適當(dāng)?shù)臅r候選用。這種方法也適合于不定長包的處理。
  • 關(guān)鍵字： FIFO  信元  FPGA  

利用XCS40實現(xiàn)小型聲納的片上系統(tǒng)集成

  • 介紹大規(guī)模、高速度的FPGA在小型漁用聲納系統(tǒng)設(shè)計中的應(yīng)用。在該系統(tǒng)設(shè)計中，采用了Xilinx公司的FPGA芯片XCS40作為主要器件,基本上將整個系統(tǒng)的功能集成在了一片芯片上。實踐證明,即降低了成本,又縮短了設(shè)計和調(diào)試的時間。
  • 關(guān)鍵字： 漁用聲納系統(tǒng)  片上系統(tǒng)  FPGA  

基于FPGA的數(shù)字視頻接口轉(zhuǎn)換設(shè)備

  • 本文從實際應(yīng)用的角度出發(fā)，采用FPGA作為主控芯片，設(shè)計了一款數(shù)字視頻接口轉(zhuǎn)換設(shè)備，該設(shè)備針對于MT9M111這款數(shù)字圖像傳感器產(chǎn)生的ITU-R BT.656格式數(shù)據(jù)進行采集、色彩空間變換、分辨率轉(zhuǎn)換等操作，完成了從ITU-R BT.656格式數(shù)據(jù)到DVI格式數(shù)據(jù)的轉(zhuǎn)換，使得MT9M111數(shù)字圖像傳感器的BT656數(shù)據(jù)格式圖像能夠以1280×960(60Hz)和1280×1024(60Hz)兩種顯示格式在DVI-I接口的顯示器上顯示，并且還具有圖像靜止功能，在系統(tǒng)空閑時的待機狀態(tài)實現(xiàn)了整機的低功耗，適用于
  • 關(guān)鍵字： 圖像分辨率  視頻接口轉(zhuǎn)換  FPGA  

滿足28nm迫切的低功耗需求

  • Altera低功耗28-nm器件的優(yōu)點包括，降低產(chǎn)品成本，降低或者放寬功耗預(yù)算，較低的散熱要求，能夠滿足更多的市場需求，在同樣的散熱和功耗預(yù)算內(nèi)進一步提高性能等。采用最全面的方法降低28-nm產(chǎn)品的功耗，Altera幫助設(shè)計人員滿足了迫切的低功耗需求。
  • 關(guān)鍵字： Altera  28nm  FPGA  

基于FPGA的音樂流水燈控制系統(tǒng)

  • 通過 FPGA實現(xiàn)音樂流水燈的控制, 實質(zhì)上就是將不同音階與特定頻率的方波信號對應(yīng)起來, 以方波信號驅(qū)動蜂鳴器發(fā)出音樂, 再根據(jù)不同音階來控制流水燈的閃爍。與借助微處理器實現(xiàn)樂曲演奏相比, 以純硬件方式完成樂曲演奏電路更直觀。EDA工具和硬件描述語言發(fā)揮了強大功能,提供了設(shè)計可能性。
  • 關(guān)鍵字： ALU  音樂流水燈  FPGA  

基于改進的布斯算法的嵌入FPGA的乘法器設(shè)計

  • 設(shè)計了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個18 b有符號或17 b無符號數(shù)的乘法運算。該設(shè)計基于改進的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對9-2壓縮樹和超前進位加法器進行了優(yōu)化。該乘法器采用TSMC 0．18μn CMOS工藝，其關(guān)鍵路徑延遲為3．46 ns。
  • 關(guān)鍵字： 布斯算法  18×18乘法器  FPGA  

基于軟件無線電的數(shù)字偵聽接收機研究

  • 為實現(xiàn)頻譜監(jiān)測、通信偵察等任務(wù)，提出了一種基于軟件無線電的數(shù)字偵察接收機的軟、硬件體系結(jié)構(gòu)。該接收機基于高速數(shù)字信號處理器、大規(guī)?，F(xiàn)場可編程門陣列、高速AD芯片、高精度大動態(tài)范圍AGC電路，實現(xiàn)了信號的寬頻段、寬帶接收；采用盲信號處理技術(shù)，實現(xiàn)了對未知信號的參數(shù)辨識、分類、盲解調(diào)。
  • 關(guān)鍵字： 頻譜監(jiān)測  軟件無線電  FPGA  
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