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基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據(jù)傳輸?shù)牡脑O計與實現(xiàn)
- 設計了在FPGA與DSP之間進行圖像數(shù)據(jù)傳輸?shù)挠布Y構,介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實驗平臺上實現(xiàn)了這一傳輸過程。借助TI公司的DSP調試平臺CCS把接收到的圖像數(shù)據(jù)恢復成圖像,驗證了傳輸過程的正確性和穩(wěn)定性。
- 關鍵字: EDMA 數(shù)據(jù)傳輸 FPGA
FPGA設計開發(fā)軟件Quartus II的使用技巧之:Quartus II軟件基礎介紹
- Quartus II設計軟件是Altera提供的完整的多平臺設計環(huán)境,能夠直接滿足特定設計需要,為可編程芯片系統(tǒng)(SOPC)提供全面的設計環(huán)境。Quartus II軟件含有FPGA和CPLD設計所有階段的解決方案。
- 關鍵字: QuartusII Max+PlusII FPGA
硬件描述語言Verilog HDL設計進階之:使用函數(shù)實現(xiàn)簡單的處理器
- 本實例使用Verilog HDL設計一個簡單8位處理器,可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設計過程中,使用了函數(shù)調用的設計方法。
- 關鍵字: VerilogHDL 函數(shù) 處理器 FPGA
硬件描述語言Verilog HDL設計進階之:自動轉換量程頻率計控制器
- 本實例使用Verilog HDL設計一個可自動轉換量程的頻率計控制器。在設計過程中,使用了狀態(tài)機的設計方法,讀者可根據(jù)綜合實例6的流程將本實例的語言設計模塊添加到自己的工程中。
- 關鍵字: VerilogHDL 頻率計控制器 FPGA
硬件描述語言Verilog HDL設計進階之: 典型實例-狀態(tài)機應用
- 狀態(tài)機設計是HDL設計里面的精華,幾乎所有的設計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機,顧名思義,就是一系列狀態(tài)組成的一個循環(huán)機制,這樣的結構使得編程人員能夠更好地使用HDL語言,同時具有特定風格的狀態(tài)機也能提高程序的可讀性和調試性。
- 關鍵字: VerilogHDL 狀態(tài)機 FPGA
硬件描述語言Verilog HDL設計進階之: 邏輯綜合的原則以及可綜合的代碼設計風格
- 用always塊設計純組合邏輯電路時,在生成組合邏輯的always塊中,參與賦值的所有信號都必須有明確的值,即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
- 關鍵字: VerilogHDL 邏輯綜合 FPGA
基于FPGA的可配置判決反饋均衡器的設計
- 在移動通信和高速無線數(shù)據(jù)通信中,多徑效應和信道帶寬的有限性以及信道特性的不完善性導致數(shù)據(jù)傳輸時不可避免的產(chǎn)生碼間干擾,成為影響通信質量的主要因素,而信道的均衡技術可以消除碼間干擾和噪聲,并減少誤碼率。其中判決反饋均衡器(DFE)是一種非常有效且應用廣泛得對付多徑干擾得措施。
- 關鍵字: 無線數(shù)據(jù)通訊 可配置均衡器 FPGA
Verilog HDL基礎之:實例5 交通燈控制器
- 本實例通過Verilog HDL語言設計一個簡易的交通等控制器,實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。
- 關鍵字: VerilogHDL 華清遠見 FPGA 交通燈控制器
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