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FPGA最小系統(tǒng)之:實例1 在Altera的FPGA開發(fā)板上運(yùn)行第一個FPGA程序

  • 本節(jié)旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計、編譯及仿真流程。同時使用基于Altera FPGA的開發(fā)板將該實例進(jìn)行下載驗證,完成工程設(shè)計的硬件實現(xiàn),熟悉Altera FPGA開發(fā)板的使用及配置方式。
  • 關(guān)鍵字: Cyclone  Altera  FPGA  QuartusII  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之:硬件系統(tǒng)的調(diào)試方法

  • 隨著FPGA芯片的密度和性能不斷提高,調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時要遵循一定的原則和技巧,才能減少調(diào)試時間,避免誤操作損壞電路。
  • 關(guān)鍵字: BGA封裝  ASRAM  FPGA  QuartusII  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之:硬件系統(tǒng)的設(shè)計技巧

  • FPGA的硬件設(shè)計不同于DSP和ARM系統(tǒng),比較靈活和自由。只要設(shè)計好專用管腳的電路,通用I/O的連接可以自己定義。因此,F(xiàn)PGA的電路設(shè)計中會有一些特殊的技巧可以參考。
  • 關(guān)鍵字: EP1C6Q240  Altera  EP1C12Q240  FPGA  SDRAM  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之:最小系統(tǒng)電路分析

  • FPGA的管腳主要包括:用戶I/O(User I/O)、配置管腳、電源、時鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途,所以在設(shè)計FPGA電路之前,需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊。
  • 關(guān)鍵字: Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  

基于Xilinx FPGA的嵌入式Linux設(shè)計流程

  • 結(jié)合FPGA和Linux雙方優(yōu)勢,可以很好地滿足嵌入式系統(tǒng)設(shè)計需求,量體裁衣,去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
  • 關(guān)鍵字: 操作系統(tǒng)加載  Linux  FPGA  

FPGA跨時鐘域異步時鐘設(shè)計的幾種同步策略

  • 實際的工程中,純粹單時鐘系統(tǒng)設(shè)計的情況很少,特別是設(shè)計模塊與外圍芯片的通信中,跨時鐘域的情況經(jīng)常不可避免。如果對跨時鐘域帶來的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當(dāng),將導(dǎo)致系統(tǒng)無法運(yùn)行。本文總結(jié)出了幾種同步策略來解決跨時鐘域問題。
  • 關(guān)鍵字: 跨時鐘域  同步時序  FPGA  

基于SPI Flash實現(xiàn)FPGA的復(fù)用配置

  • SPI(Serial Peripheral Interface,串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線,在芯片的引腳上只占用4根線,不僅節(jié)約了芯片的引腳,同時在PCB的布局上還節(jié)省空間。正是出于這種簡單、易用的特性,現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。
  • 關(guān)鍵字: 復(fù)用編程  SPIFlash  FPGA  

基于FPGA的數(shù)字化變電站計量儀表研究與設(shè)計

  • 提出一種基于IEC61850和SoPC的數(shù)字化變電站計量儀表設(shè)計方案。在DE2—70開發(fā)板的基礎(chǔ)上,首先依據(jù)IEC61850標(biāo)準(zhǔn)對數(shù)字化變電站計量儀表進(jìn)行了總體設(shè)計;其次對基于FPGA的電量參數(shù)算法進(jìn)行了研究;最后完成了光纖通信電路、快速以太網(wǎng)接口電路、雙軟核SoPC系統(tǒng)等硬件電路的設(shè)計?;贔PGA的數(shù)字化變電站計量儀表設(shè)計方案具有設(shè)計
  • 關(guān)鍵字: 數(shù)字化變電站  SOPC  FPGA  

利用FPGA的M4K作為移位寄存器的邏輯分析儀設(shè)計

  • 采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片,QuartusⅡ為軟件平臺,用硬件描速語言設(shè)計了一個具有變頻采樣時鐘和16路采樣通道,基于VGA顯示的邏輯分析僅.該設(shè)計方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數(shù)據(jù)的方式,提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實現(xiàn)簡單,價格低,具有較高的使用價值。
  • 關(guān)鍵字: 采樣模式  邏輯分析儀  FPGA  

基于FPGA的生物電阻抗成像系統(tǒng)設(shè)計

  • 根據(jù)電阻抗斷層成像技術(shù)要求,設(shè)計了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統(tǒng),系統(tǒng)嵌入8 bit微處理器PicoBlaze實現(xiàn)邏輯控制并產(chǎn)生激勵信號實現(xiàn)高速A/D采集及實現(xiàn)數(shù)字解調(diào),通過RS232將采集數(shù)據(jù)傳輸?shù)絇C機(jī),重建人體內(nèi)部的電阻率分布或其變化圖像。為廣泛應(yīng)用研究電阻抗斷層成像技術(shù)提供一種
  • 關(guān)鍵字: Spartan3E  生物電阻抗成像系統(tǒng)  FPGA  

基于FPGA的VLIW微處理器的設(shè)計與實現(xiàn)

  • 超長指令字VLIW微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計。VLIW微處理器的最大優(yōu)點是簡化了處理器的結(jié)構(gòu),刪除了處理器內(nèi)部許多復(fù)雜的控制電路,它能從應(yīng)用程序中提取高度并行的指令數(shù)據(jù),并把這些機(jī)器指
  • 關(guān)鍵字: VLIW微處理器  并行指令控制  FPGA  

FPGA的雙緩沖模式PCI Express總線設(shè)計

  • 介紹了軟件無線電平臺中基于FPGA的雙緩沖模式PCI Express(PCIE)總線的設(shè)計與實現(xiàn)。設(shè)計了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺,開發(fā)了基于Linux系統(tǒng)的驅(qū)動程序和PCIE硬核的DMA控制器。雙緩沖提高了數(shù)據(jù)傳輸速度,節(jié)約了硬件資源。測試結(jié)果顯示,該系統(tǒng)工作穩(wěn)定可靠,讀寫速度可達(dá)402 MB/s。
  • 關(guān)鍵字: PCIExpress總線  雙緩沖模式  FPGA  

基于FPGA的模糊控制交通燈控制方案設(shè)計

  • 針對目前交叉路口交通控制信號燈的綠信比固定不變的問題,提出一種模糊控制的方案。根據(jù)當(dāng)前相位的車流量和當(dāng)前相位與下一相位車流量之差,實時控制相位綠信比,縮減車輛在交叉路口的排隊長度。綠信比可在FPGA上模擬實現(xiàn),采用EElements ISE Development Kit開發(fā)套件,使用ISE10.1軟件設(shè)計工具,對上述控制方案進(jìn)行仿真。
  • 關(guān)鍵字: 模糊控制  交通燈控制方案  FPGA  

基于FPGA的PUSCH信道估計仿真與實現(xiàn)

  • 基于最小平方 (LS) 算法,利用FPGA實現(xiàn)了一種適用于TD-LTE系統(tǒng)的上行信道估計算法。主要研究了如何利用FPGA實現(xiàn)LS算法,包括算法的介紹、方案的形成、FPGA實現(xiàn)的處理流程、FPGA實現(xiàn)結(jié)果及分析。以Virtex-5芯片為硬件平臺,完成了仿真、綜合、板級驗證等工作。實現(xiàn)結(jié)果表明,該信道估計算法應(yīng)用到TD-LTE系統(tǒng)具有良好的穩(wěn)
  • 關(guān)鍵字: PUSCH  信道估計仿真  FPGA  

FPGA設(shè)計系統(tǒng)時鐘的影響因素及其分析

  • 時鐘是整個電路最重要、最特殊的信號,系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進(jìn)行, 這就要求時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態(tài)出錯;因而明確FPGA設(shè)計中決定系統(tǒng)時鐘的因素,盡量較小時鐘的延時對保證設(shè)計的穩(wěn)定性有非常重要的意義。
  • 關(guān)鍵字: 信號時延  系統(tǒng)時鐘  FPGA  
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