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FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理

  • FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理-一般來(lái)說(shuō)，在全同步設(shè)計(jì)中，如果信號(hào)來(lái)自同一時(shí)鐘域，各模塊的輸入不需要寄存。只要滿足建立時(shí)間，保持時(shí)間的約束，可以保證在時(shí)鐘上升沿到來(lái)時(shí)，輸入信號(hào)已經(jīng)穩(wěn)定，可以采樣得到正確的值。
  • 關(guān)鍵字： FPGA  全同步設(shè)計(jì)  

3系列FPGA中使用LUT構(gòu)建分布式RAM(4)

  • 3系列FPGA中使用LUT構(gòu)建分布式RAM(4)-前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具體調(diào)用過(guò)程的描述）
  • 關(guān)鍵字： FPGA  LUT  RAM  

3系列FPGA中使用LUT構(gòu)建分布式RAM（3）

  • 3系列FPGA中使用LUT構(gòu)建分布式RAM（3）-前面簡(jiǎn)要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級(jí)的Virtex系列入手呢？我仔細(xì)看了一下各個(gè)系列的介紹、對(duì)比，Spartan系列基本就是Virtex系列的精簡(jiǎn)版，其基本原理是一樣的，所以從簡(jiǎn)單的入手來(lái)融會(huì)貫通未嘗不是一個(gè)好辦法。
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3系列FPGA中使用LUT構(gòu)建分布式RAM（1）

  • 3系列FPGA中使用LUT構(gòu)建分布式RAM（1）-在賽靈思Spartan-3、3E等系列的FPGA中，其邏輯單元CLB中一般含有不同數(shù)量的單端口RAM（SRAM）或者雙端口RAM（DRAM），這里的“單”或者“雙”是由我們開(kāi)發(fā)人員定義的。
  • 關(guān)鍵字： FPGA  LUT  RAM  

3系列FPGA中使用LUT構(gòu)建分布式RAM（2）

  • 3系列FPGA中使用LUT構(gòu)建分布式RAM（2）-帶有異步寫/同步讀的SRAM，其中的同步讀取可以使用與分布式RAM相關(guān)聯(lián)的觸發(fā)器實(shí)現(xiàn)。
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工程師對(duì)于有關(guān)FPGA項(xiàng)目的九大感言

  • 工程師對(duì)于有關(guān)FPGA項(xiàng)目的九大感言-要和人配合。以我們做硬件的工程師為例，測(cè)試的時(shí)候一般都需要軟件的配合，一個(gè)對(duì)硬件來(lái)說(shuō)無(wú)比復(fù)雜的工作，可能在軟件工程師看來(lái)就是幾行簡(jiǎn)單的代碼。
  • 關(guān)鍵字： FPGA  

未來(lái)只有懂FPGA開(kāi)發(fā)的人才堪稱計(jì)算機(jī)專家？

  • 未來(lái)只有懂FPGA開(kāi)發(fā)的人才堪稱計(jì)算機(jī)專家？-由于微電子和超大規(guī)模集成電路工藝技術(shù)設(shè)備的缺失，使國(guó)人根本沒(méi)有條件能夠自由地進(jìn)入這個(gè)領(lǐng)域體驗(yàn)，這是一個(gè)嚴(yán)重的問(wèn)題。
  • 關(guān)鍵字： FPGA  嵌入式  計(jì)算機(jī)  

一個(gè)合格FPGA 工程師的基本要求

  • 一個(gè)合格FPGA 工程師的基本要求-一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。
  • 關(guān)鍵字： FPGA  Verilog  

ARM、DSP、FPGA的區(qū)別是什么？

  • ARM、DSP、FPGA的區(qū)別是什么？-ARM（Advanced RISC Machines）是微處理器行業(yè)的一家知名企業(yè)，設(shè)計(jì)了大量高性能、廉價(jià)、耗能低的RISC處理器、相關(guān)技術(shù)及軟件。
  • 關(guān)鍵字： ARM  DSP  FPGA  

FPGA學(xué)習(xí)流程總結(jié)

  • FPGA學(xué)習(xí)流程總結(jié)-熟悉數(shù)字電路，門電路，組合邏輯電路、時(shí)序邏輯電路
  • 關(guān)鍵字： FPGA  門電路  組合邏輯電路  

FPGA/CPLD設(shè)計(jì)小技巧

  • FPGA/CPLD設(shè)計(jì)小技巧-這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查 。
  • 關(guān)鍵字： FPGA  CPLD  

FPGA的結(jié)構(gòu)特點(diǎn)與開(kāi)發(fā)

  • FPGA的結(jié)構(gòu)特點(diǎn)與開(kāi)發(fā)-我這個(gè)題目想說(shuō)明的是，F(xiàn)PGA的內(nèi)部的有其相應(yīng)的Fabric，如何在開(kāi)發(fā)過(guò)程中最好最大限度的使用它。
  • 關(guān)鍵字： FPGA  SRL16  STARTUP  

FPGA開(kāi)發(fā)要注意的十大要點(diǎn)

  • FPGA開(kāi)發(fā)要注意的十大要點(diǎn)-FPGA器件選型的7個(gè)原則：器件供貨渠道和開(kāi)發(fā)工具的支持、器件的硬件資源、器件的電氣接口標(biāo)準(zhǔn)、器件的速度等級(jí)、器件的穩(wěn)定等級(jí)、器件的封裝和器件的價(jià)格。
  • 關(guān)鍵字： FPGA  

6系列FPGA中使用塊RAM的心得(4)

  • 6系列FPGA中使用塊RAM的心得(4)-然后調(diào)用sinplify，對(duì)其進(jìn)行綜合，結(jié)果很不順利。首先是synplify報(bào)不支持器件，才發(fā)現(xiàn)synplify 9.6.2是2008年的產(chǎn)品，比Spartan6器件還要老。更新到Synplify Pro D-2010.03之后，器件是支持了，但是一綜合就報(bào)錯(cuò)停止了，卻不提示有什么錯(cuò)誤。
  • 關(guān)鍵字： FPGA  RAM  

6系列FPGA中使用塊RAM的心得(3)

  • 6系列FPGA中使用塊RAM的心得(3)-接下來(lái)就是調(diào)用IPcore，來(lái)產(chǎn)生ROM的IP了。流程就不多講了，不清楚的同學(xué)可以看書，也可以簡(jiǎn)單瀏覽一下。在建立IPcore的時(shí)候，選擇為Block Memory Generator，就進(jìn)入了塊RAM的調(diào)用。
  • 關(guān)鍵字： FPGA  
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