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EEPW首頁(yè) >> 主題列表 >> fsp:fpga-pcb

用FPGA實(shí)現(xiàn)MAC核所要完成的功能

  • 用FPGA實(shí)現(xiàn)MAC核所要完成的功能-MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過(guò)MII接口發(fā)送給PHY。
  • 關(guān)鍵字： FPGA  MAC  MII  

FPGA verilog實(shí)現(xiàn)的1602時(shí)鐘計(jì)數(shù)器

  • FPGA verilog實(shí)現(xiàn)的1602時(shí)鐘計(jì)數(shù)器-網(wǎng)上很少用人公開這一類代碼，一搜FPGA 1602，都是寫一個(gè)靜態(tài)的顯示，在實(shí)際應(yīng)用中，是沒(méi)有用的，因此這個(gè)簡(jiǎn)單的例子，給大家拋磚引玉了！
  • 關(guān)鍵字： FPGA  1602時(shí)鐘計(jì)數(shù)器  

如何使用PlanAhead/Adept加速管腳排布

  • 如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過(guò)程中，當(dāng)FPGA管腳較多的時(shí)候，手工排布管腳不僅效率低，而且很容易出錯(cuò)。借助PlanAhead和Adept等工具，可以很方便快速的實(shí)現(xiàn)管腳排布。
  • 關(guān)鍵字： PlanAhead  Adept  FPGA  

組合邏輯設(shè)計(jì)中的毛刺現(xiàn)象

  • 組合邏輯設(shè)計(jì)中的毛刺現(xiàn)象-和所有的數(shù)字電路一樣，毛刺也是FPGA電路中的棘手問(wèn)題，它的出現(xiàn)會(huì)影響電路工作的穩(wěn)定性，可靠性，嚴(yán)重時(shí)會(huì)導(dǎo)致整個(gè)數(shù)字系統(tǒng)的誤動(dòng)作和邏輯紊亂。
  • 關(guān)鍵字： 毛刺  FPGA  電路  

FPGA管腳分配時(shí)需注意的一些事項(xiàng)

  • FPGA管腳分配時(shí)需注意的一些事項(xiàng)-設(shè)計(jì)過(guò)FPGA的原理圖，看FPGA的手冊(cè)，說(shuō)管腳的分配問(wèn)題，如時(shí)鐘管腳要用GC類管腳，而且單端時(shí)鐘輸入時(shí)要用P類型的管腳，不能用N類型管腳等等。
  • 關(guān)鍵字： FPGA  

學(xué)習(xí)FPGA需要注意的幾個(gè)重要問(wèn)題

  • 學(xué)習(xí)FPGA需要注意的幾個(gè)重要問(wèn)題-如何學(xué)好FPGA呢，很多人很困惑，多數(shù)停留在基礎(chǔ)位置徘徊，我就這方面問(wèn)題給大家談幾點(diǎn)自己的看法。
  • 關(guān)鍵字： FPGA  數(shù)字電路  HDL語(yǔ)言  

使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真

  • 使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真-在使用FPGA進(jìn)行無(wú)線通信或者進(jìn)行信號(hào)處理時(shí)，一般按照這樣的步驟進(jìn)行
  • 關(guān)鍵字： FPGA  Matlab仿真  SignalTapII  

FPGA專家教您如何在FPGA設(shè)計(jì)中使用HLS

  • FPGA專家教您如何在FPGA設(shè)計(jì)中使用HLS-Luke Miller并非一開始就是HLS（高層次綜合）的倡導(dǎo)者。在使用早期的工具版本的時(shí)候，他似乎有過(guò)一些糟糕的經(jīng)歷。
  • 關(guān)鍵字： FPGA  HLS  

深度學(xué)習(xí)算法有望在FPGA和超級(jí)計(jì)算機(jī)上運(yùn)行

  • 深度學(xué)習(xí)算法有望在FPGA和超級(jí)計(jì)算機(jī)上運(yùn)行-由NSF資助的一個(gè)研究項(xiàng)目，目前正在研究如何使用RDMA高性能連接器將深度學(xué)習(xí)算法在FPGA和跨系統(tǒng)之間運(yùn)行；另一個(gè)由Andrew Ng和兩個(gè)超算專家牽頭的項(xiàng)目，則希望把模型放在超級(jí)計(jì)算機(jī)上，給它們一個(gè)Python接口。
  • 關(guān)鍵字： FPGA  深度學(xué)習(xí)  人工智能  

不可錯(cuò)過(guò)的400Gbps以太網(wǎng)演示

  • 不可錯(cuò)過(guò)的400Gbps以太網(wǎng)演示-在那里，毫無(wú)疑問(wèn)你會(huì)駐足在賽靈思展位前（# 23）觀看一個(gè)基于賽靈思Virtex UltraScale VU095 FPGA評(píng)估板VCU109的Spirent 400G以太網(wǎng)測(cè)試系統(tǒng)，該系統(tǒng)連接四個(gè)100Gbps的住友電工 CFP4 LR4光模塊。
  • 關(guān)鍵字： 賽靈思  FPGA  光模塊  

一個(gè)FPGA中現(xiàn)在可集成多少32位RISC處理器？

  • 一個(gè)FPGA中現(xiàn)在可集成多少32位RISC處理器？-Jan Gray是在FPGA中集成32位RISC處理器的專家，他寫了一篇博客叫作FPGA CPU 新聞，副標(biāo)題為 “使用FPGA開發(fā)并行計(jì)算機(jī)體系架構(gòu)”。
  • 關(guān)鍵字： FPGA  RISC處理器  

基于FPGA開放流程的SDN轉(zhuǎn)發(fā)引擎

  • 基于FPGA開放流程的SDN轉(zhuǎn)發(fā)引擎-博主Greg Ferro在其Ethereal Mind網(wǎng)頁(yè)上發(fā)布了一則關(guān)于 Corsa Technology簡(jiǎn)短博客信息，提到Corsa公司制作了一對(duì)基于FPGA開放流程的SDN轉(zhuǎn)發(fā)引擎。Ferro同時(shí)簡(jiǎn)單討論了此引擎是否適用于WANs網(wǎng)絡(luò)。
  • 關(guān)鍵字： SDN  FPGA  WAN  

PCB布局時(shí)去耦電容擺放經(jīng)驗(yàn)分享

  • PCB布局時(shí)去耦電容擺放經(jīng)驗(yàn)分享-對(duì)于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠(yuǎn)，最外層放置容值最大的。但是，所有對(duì)該芯片去耦的電容都盡量靠近芯片。
  • 關(guān)鍵字： PCB  去耦電容  

嵌入式視覺(jué)系統(tǒng)的構(gòu)建模塊

  • 嵌入式視覺(jué)系統(tǒng)的構(gòu)建模塊-在本文中我們將會(huì)介紹嵌入式視覺(jué)系統(tǒng)的高級(jí)元素；如何簡(jiǎn)便快捷地使用軟件 API 和 IP 庫(kù)構(gòu)建嵌入式視覺(jué)系統(tǒng)，如何把算法開發(fā)的增值部分添加到圖像處理鏈中。
  • 關(guān)鍵字： FPGA  嵌入式  

片內(nèi)時(shí)鐘的組合思路和設(shè)計(jì)技巧

  • 片內(nèi)時(shí)鐘的組合思路和設(shè)計(jì)技巧-我們都知道，當(dāng)奇數(shù)個(gè)反相器串聯(lián)在一起，并且把最后一級(jí)的輸出反饋給第一級(jí)的輸入時(shí)，在邏輯上會(huì)產(chǎn)生震蕩，這樣的電路結(jié)構(gòu)通常被稱為Ring OSC。
  • 關(guān)鍵字： FPGA  RingOSC  片內(nèi)時(shí)鐘  
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