- FPGA實(shí)戰(zhàn)開發(fā)技巧（6）-時(shí)序性能是FPGA 設(shè)計(jì)最重要的指標(biāo)之一。造成時(shí)序性能差的根本原因有很多，但其直接原因可分為三類：布局較差、邏輯級(jí)數(shù)過多以及信號(hào)扇出過高。
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FPGA 時(shí)序性能
- FPGA實(shí)戰(zhàn)開發(fā)技巧（7）-通常我們會(huì)為工程添加UCF 約束指定時(shí)序要求和管腳約束。但是UCF 約束是給MAP，PAR 等實(shí)現(xiàn)使用的，綜合工具XST 并不能感知系統(tǒng)的時(shí)序要求。而為XST 添加XCF 約束卻是使實(shí)現(xiàn)結(jié)果擁有最高頻率的關(guān)鍵。
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FPGA XCF UCF
- 利用FPGA的自身特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器-本文主要介紹利用FPGA的自身的特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器，在Virtex-II Pro開發(fā)板上用ChipScope觀察隨機(jī)數(shù)序列，以及在PCIe4Base（基于Virtex-4 FPGA）上實(shí)現(xiàn)。
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fpga
- 談?wù)勅绾卫肍PGA開發(fā)板進(jìn)行ASIC原型開發(fā)-ASIC設(shè)計(jì)在尺寸和復(fù)雜性上不斷增加，現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計(jì)中的2/3能夠使用單個(gè)FPGA進(jìn)行建模。
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FPGA ASIC
- FPGA實(shí)戰(zhàn)開發(fā)技巧（5）-一般來講，添加約束的原則為先附加全局約束，再補(bǔ)充局部約束，而且局部約束比較寬松。其目的是在可能的地方盡量放松約束，提高布線成功概率，減少ISE 布局布線時(shí)間。典型的全局約束包括周期約束和偏移約束。
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FPGA 周期約束
- FPGA實(shí)戰(zhàn)開發(fā)技巧（4）-在代碼編寫完畢后，需要借助于測(cè)試平臺(tái)來驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE 提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用HDL Bencher 的圖形化波形編輯功能編寫，另一種就是利用HDL 語言，相對(duì)于前者使用簡(jiǎn)單、功能強(qiáng)大。
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FPGA ISE
- FPGA實(shí)戰(zhàn)開發(fā)技巧（3）-所謂綜合，就是將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。
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FPGA 賽靈思
- FPGA電路必須遵循的原則和技巧-在調(diào)試FPGA電路時(shí)要遵循必須的原則和技巧，才能降低調(diào)試時(shí)間，防止誤操作損壞電路。通常情況下，能夠參考以下步驟執(zhí)行 FPGA硬件系統(tǒng)的調(diào)試。
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FPGA
- 寫verilog代碼要有硬件的概念-因?yàn)閂erilog是一種硬件描述語言，所以在寫Verilog語言時(shí)，首先要有所要寫的module在硬件上如何實(shí)現(xiàn)的概念，而不是去想編譯器如何去解釋這個(gè)module
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verilog FPGA
- 學(xué)好FPGA應(yīng)該要具備的知識(shí)-閱讀本文的人群：熟悉數(shù)字電路基本知識(shí)（如加法器、計(jì)數(shù)器、RAM等），熟悉基本的同步電路設(shè)計(jì)方法，熟悉HDL語言，對(duì)FPGA的結(jié)構(gòu)有所了解，對(duì)FPGA設(shè)計(jì)流程比較了解。
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FPGA 同步電路
- 解密業(yè)界首款16nm產(chǎn)品核心技術(shù)-以賽靈思 20nm UltraScale 系列的成功為基礎(chǔ)，賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，憑借新型存儲(chǔ)器、3D-on-3D 和多處理SoC（MPSoC）技術(shù)，再次領(lǐng)先一代提供了遙遙領(lǐng)先的價(jià)值優(yōu)勢(shì)。
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賽靈思 FPGA 16nm制程
- FPGA實(shí)戰(zhàn)開發(fā)技巧（13）-基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應(yīng)用。
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FPGA 賽靈思 IP核
- FPGA實(shí)戰(zhàn)開發(fā)技巧（12）-在大規(guī)模設(shè)計(jì)的調(diào)試應(yīng)該按照和設(shè)計(jì)理念相反的順序，從底層測(cè)試，主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA Editor 組件的使用方法。
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FPGA Xilinx
- FPGA實(shí)戰(zhàn)開發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機(jī)通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片，其模式選擇信號(hào)M[2:0]=3’b111
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FPGA 賽靈思
- FPGA中的多時(shí)鐘域設(shè)計(jì)-在一個(gè)SOC設(shè)計(jì)中，存在多個(gè)、獨(dú)立的時(shí)鐘，這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個(gè)接口，各個(gè)接口標(biāo)準(zhǔn)都可能會(huì)使用完全不同的時(shí)鐘頻率。
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FPGA 多時(shí)鐘域
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